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1、第 7章 常用集成时序逻辑器件及应用 第 7章 常用集成时序逻辑器件及应用 成计数器 成寄存器和移位寄存器 列信号发生器 第 7章 常用集成时序逻辑器件及应用 成 计 数 器 集成计数器具有功能较完善 、 通用性强 、 功耗低 、工作速率高且可以自扩展等许多优点 ， 因而得到广泛应用 。 目前由 表 7出了几种常用 第 7章 常用集成时序逻辑器件及应用 表 7用 第 7章 常用集成时序逻辑器件及应用 用集成计数器功能分析 1. 异步集成计数器 7474五 十进制异步计数器 ， 其内部逻辑电路及传统逻辑符号分别如图 7-1(a)、 (b)所示 。 它包含两个独立的下降沿触发的计数器 ， 即模 2
2、(二进制 )和模 5(五进制 )计数器； 异步清 0端 端 图 7-1(c)为 74 采用这种结构可以增加使用的灵活性 。 7474 第 7章 常用集成时序逻辑器件及应用 图 774(a) 逻辑图； (b) 传统逻辑符号； (c) 结构框图 C 11 C 11 C 11 K 1 C 11 K 1 R&0192a )( b )74 0M =2 M =5c )章 常用集成时序逻辑器件及应用 74功能表如表 7示 。 从表中看出 ， 当， 时 ， 无论时钟如何 ， 输出全部清 0；而当时 ， 无论时钟和清 0信号 输出就置 9。这说明清 0、 置 9都是异步操作 ， 而且置 9是优先的 ， 所以称端
3、 ， 端 。 表 774 第 7章 常用集成时序逻辑器件及应用 当满足 、 时电路才能执行计数操作 ， 根据 当计数脉冲从 分频信号 ， 即实现二进制计数 。 当 计数脉冲从 实现十进制计数有两种接法 。图 7-2(a)是 8421 先模 2计数 ， 后模 5计数 ， 由 C、 出 8421 最高位 图 7-2(b)是 5421 先模 5计数 ， 后模 2计数 ， 由 421 最高位 进位输出 ， 波形对称 。 两种接法的状态转换表 (也称态序表 )见表 7 第 7章 常用集成时序逻辑器件及应用 表 7种接法的态序表 第 7章 常用集成时序逻辑器件及应用 图 74(a) 8421 (b) 54
4、21 L S 9 0a ) ( b ) L S 9 0章 常用集成时序逻辑器件及应用 2. 同步集成计数器 74161 74161是模 24(四位二进制 )同步计数器 ， 具有计数 、 保持 、 预置 、 清 0功能 ， 其逻辑电路及传统逻辑符号分别如图 7-3(a)、 (b)所示 。 它由四个 计数输出 ， 最高位 。 74 但外部引脚图及功能表均相同 。 仅当 T=1且计数状态为 1111时 ， 并产生进位信号 。 第 7章 常用集成时序逻辑器件及应用 &C 11 &1&C 11 &1&C 11 &1&C 11 &1&b ) C 1 6 1a )( M S B )图 74161 (a) 逻
5、辑图； (b) 传统逻辑符号 第 7章 常用集成时序逻辑器件及应用 上升沿有效 。 异步清 0端 ， 低电平有效 ， 只要 ， 立即有000， 与 低电平有效 ， 当 ， ， 在 才能将预置输入端 D、 C、 B、 即 P、 高电平有效 ， 只有当D=1， ， 在 当 P、 各触发器的 J、 ， 从而使计数器处于保持状态 。 P、 影响进位输出 而 C。 第 7章 常用集成时序逻辑器件及应用 表 774161功能表 第 7章 常用集成时序逻辑器件及应用 图 74161 时序图 3 14 15 0 1 2清除 置数 计数 保持章 常用集成时序逻辑器件及应用 3. 十进制可逆集成计数器 74图 7
6、4 C B L S 1 9 2 M S B )第 7章 常用集成时序逻辑器件及应用 表 74 第 7章 常用集成时序逻辑器件及应用 该器件为双时钟工作方式 ， 加计数时钟输入 ， 均为上升沿触发 ， 采用 8421 端 ， 高电平有效 。 低电平有效 ， 当 、 时预 置 输 入 端 D 、 C 、 B 、 A 的 数 据 送 至 输 出 端 ， 即 进位输出和借位输出是分开的 。 加法计数时 ， 进入 1001状态后有负脉冲输出 ， 脉宽为一个时钟周期 。 减法计数时 ， 进入 0000状态后有负脉冲输出 ， 脉宽为一个时钟周期 。 第 7章 常用集成时序逻辑器件及应用 4. 二进制可逆集成
7、计数器 74图 74 表 74 B L S 1 6 9M S B ) 章 常用集成时序逻辑器件及应用 74 该器件为加减控制型的可逆计数器 ， U/D=1时进行加法计数 ， U/D=0时进行减法计数 。 模为 16， 时钟上升沿触发 。 低电平有效 。 没有清 0端 ， 因此清 0靠预置来实现 。 进位和借位输出都从同一输出端 当加法计数进入 1111后 ， 当减法计数进入 0000后 ， 输出的负脉冲与时钟上升沿同步 ， 宽度为一个时钟周期 。 P、 低电平有效 。 只有当 ，P=T=0， 在 否则保持原状态不变 。 第 7章 常用集成时序逻辑器件及应用 图 774 入 4 15 0 21
8、2 2 1 0 15 14 13减法计数保持加法计数置入章 常用集成时序逻辑器件及应用 集成计数器的级联 1. 用前一级计数器的输出作为后一级计数器的时钟信号 。这种信号可以取自前一级的进位 (或借位 )输出 ， 也可直接取自高位触发器的输出 。 此时若后一级计数器有计数允许控制端 ， 则应使它处于允许计数状态 。 图 7410 10=100进制计数器 。 图中每片 74421 第二级的时钟由第一级输出 第一级每经过 10个状态向第二级提供一个时钟有效沿 ， 使第二级改变一次状态 。 第 7章 常用集成时序逻辑器件及应用 图 774 L S 9 0 ( 1 ) L S 9 0 ( 2 )章 常
9、用集成时序逻辑器件及应用 2. 同步级联 同步级联时 ， 外加时钟信号同时接到各片的时钟输入端 ，用前一级的进位 (借位 )输出信号作为下级的工作状态控制信号 (计数允许或使能信号 )。 只有当进位 (借位 )信号有效时 ， 时钟输入才能对后级计数器起作用 。 在同步级联中 ， 计数器的计数允许 (使能 )端和进位 (借位 )端的连接有不同的方法 ， 常 利用 各片的 级联电路如图 7-9(a)所示 。 从图中看出 ， 因 ， 所以 01234567245672301231012312第 7章 常用集成时序逻辑器件及应用 当片 1开始计数 ， 但未计满时 ， 由于 , 所以片 2、 片 3均处于保持状态 。 只有当片 1计满需要进位时 ， 即 时 ， 片 2才在下一个时钟作用下加 1计数 。 同理 ， 只有当低位片各位输出全为 1， 即 时 ， 片 3才可能计数 。 这种级联方式工作速度较低 ， 因为片间进位信号 例如 ， 当 0=11111110时 ， ， 此时若 使 1， 则经片 1延迟建立 再经 1， 待片 3内部稳定后 ， 才在下一个开始计数 。 因此 ， 计数的最高频率将受到片数的限制 ， 片数越多 ， 计数频率越低 。 第
