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1、EDA试卷一、单项选择题1、2.基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入一 一综合一适配一一编程下载一硬件测试。A. 功能仿真C. 逻辑综合B. 时序仿真D. 配置3. IP核在EDA技术和开发中具有十分重要的地位;提供用VHDL等硬件描 述语言描述的功能块，但不涉及实现该功能块的具体电路的 IP 核为B. 固 IPD. 全对A. 软 IPC. 硬 IP4. 综合是 EDA 设计流程的关键步骤，在下面对综合的描述中，是错误的。A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结
2、 构相映射的网表文件。C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综 合约束。D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映 射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。5. 大规模可编程器件主要有 FPGA、 CPLD 两类，其中 CPLD 通过实现其逻辑功能。A.可编程乘积项逻辑B.查找表（LUT）C. 输入缓冲D. 输出缓冲6. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述。A. 器件外部特性B. 器件的内部功能C. 器件外部特性与内部功能 D. 器件的综合约束7. 电子系统设计优化，
3、主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）;下列方法中不属于面积优化。A. 流水线设计B.资源共享C. 逻辑优化D.串行化8. 进程中的信号赋值语句，其信号更新是。A. 立即完成B.在进程的最后完成C. 按顺序完成D.都不对9. 不完整的IF语句，其综合结果可实现。A. 时序逻辑电路B. 组合逻辑电路C. 双向电路 D. 三态控制电路10. 状态机编码方式中，其中占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。A. 一位热码编码B. 顺序编码C. 状态位直接输出型编码D. 格雷码编码二、VHDL程序填空1. 下面程序是1位十进
4、制计数器的VHDL描述，试补充完整。LIBRARY IEEE;USE IEEE.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT ( CLK : IN STD_LOGIC ;Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ; END CNT10;ARCHITECTURE bhv OF ISSIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINPROCESS (CLK)IF THEN - 边沿检测IF Q1 10 THENQ1 0); - 置零ELSEQ1 = Q1 +
5、 1 ; - 加1END IF;END IF;END PROCESS ;END bhv;2. 下面是一个多路选择器的VHDL描述，试补充完整。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY bmux ISPORT ( sel : STD_LOGIC;A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0); Y : STD_LOGIC_VECTOR(_ DOWNTO 0) ;END bmux; ARCHITECTURE bhv OF bmux IS BEGINy = A when sel = 1 END bhv;三、VHDL程
6、序改错仔细阅读下列程序，回答问题LIBRARY IEEE;-1USE IEEE.STD_LOGIC_1164.ALL;-2ENTITY LED7SEG IS-3PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0);-4CLK : IN STD_LOGIC;-5LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0);-6END LED7SEG;-7ARCHITECTURE one OF LED7SEG IS-8SIGNAL TMP : STD_LOGIC;-9BEGIN-10SYNC : PROCESS(CLK, A)-11BEGIN-1
7、2IF CLKEVENT AND CLK = 1 THEN-13TMP LED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7S=1101111;-29END CASE;-30END PROCESS;-31END one;-321. 在程序中存在两处错误，试指出，并说明理由：2. 修改相应行的程序：错误 1 行号： 程序改为：四、阅读下列VHDL程序，画出原理图(RTL级)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY HAD ISPORT ( a : IN STD_LOGIC;b : IN STD_L
8、OGIC;c : OUT STD_LOGIC;d : OUT STD_LOGIC);END ENTITY HAD;ARCHITECTURE fh1 OF HAD IS BEGINc = NOT(a NAND b);d = (a OR b)AND(a NAND b); END ARCHITECTURE fh1;五、请按题中要求写出相应 VHDL 程序1. 带计数使能的异步复位计数器输入端口：clk时钟信号rst异步复位信号en计数使能load同步装载data（装载）数据输入，位宽为 10输出端口：q计数输出，位宽为 102.看下面原理图，写出相应VHDL描述六、综合题下图是一个 A/D 采集系统
9、的部分，要求设计其中的 FPGA 采集控制模 块，该模块由三个部分构成：控制器Control）、地址计数器（addrent）、内 嵌双口 RAM （adram）。控制器（control）是一个状态机，完成AD574的控 制,和adram的写入操作。Adram是一个LPM_RAM_DP单元，在wren为T 时允许写入数据。试分别回答问题面列出了 AD574 的控制方式和控制时序图AD574逻辑控制真值表(X表示任意)CECSRCK12 8A0工作状态禁止禁止启动12位转换1 0 11 0 1J X0 01 0 1 0 1启动8位转换12位并行输出有效高8位并行输出有效低4位加上尾随4个0有效AD
10、574工作时序:SAI JS1.0：1. 要求AD574工作在12位转换模式，K12_8、A0在control中如何设置2. 试画出 control 的状态机的状态图3. 对地址计数器模块进行VHDL描述输入端口: clkinc计数脉冲cntclr计数器情零输出端口: rdaddrRAM 读出地址，位宽10 位4. 根据状态图，试对 control 进行 VHDL 描述5. 已知 adram 的端口描述如下ENTITY adram ISPORT(data : IN STD_LOGIC_VECTOR (11 DOWNTO 0); - 写入数据 wraddress: IN STD_LOGIC_VE
11、CTOR (9 DOWNTO 0); - 写入地址 rdaddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); - 读地址 wren : IN STD_LOGIC := 1; - 写使能q: OUT STD_LOGIC_VECTOR (11 DOWNTO 0)- 读出数据);END adram;试用例化语句，对整个FPGA采集控制模块进行VHDL描述EDA試卷答案一、单项选择题1、2.基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入一 A_ 一综合一适配一B一编程下载一硬件测试。P14A. 功能仿真C. 逻辑综合B. 时序仿真D. 配置3. I
12、P核在EDA技术和开发中具有十分重要的地位;提供用VHDL等硬件描 述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为_A。 P25B. 固 IPD. 全对A. 软 IPC. 硬 IP4. 综合是EDA设计流程的关键步骤，在下面对综合的描述中，D是错误的。 P15A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结 构相映射的网表文件。C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综 合约束。D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映 射过程，并且这
13、种映射关系是唯一的（即综合结果是唯一的）。5. 大规模可编程器件主要有 FPGA、 CPLD 两类，其中 CPLD 通过_A_ 实现其逻辑功能。 P42A.可编程乘积项逻辑B.查找表（LUT）C. 输入缓冲D. 输出缓冲6. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述B_。 P274A. 器件外部特性B. 器件的内部功能C. 器件外部特性与内部功能 D. 器件的综合约束7. 电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化）， 以及提高运行速度（即速度优化）;下列方法中_A_不属于面积优化。P238A. 流水线设计B. 资源共享C. 逻辑优化D. 串行化8. 进程中的信号赋值语句，其信号更新是_B。 P134A. 立即完成B.在进程的最后完成C. 按顺序完成
