《数字频率计实验报告》由会员分享，可在线阅读，更多相关《数字频率计实验报告（31页珍藏版）》请在金锄头文库上搜索。
1、 基于Verilog HDL数字频率计设计与实现 基于Verilog HDL数字频率计设计与实现 学 院： 专 业： 学 号： 姓 名： 指导老师： 完成日期： 基于Verilog HDL数字频率计设计与实现摘 要： 在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更为重要。测量频率的方法有多种,其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。电子计数器测频有两种方式：一是直接测频法，即在一定闸门时间内测量被测信号的脉冲个数；二是间接测频法，如周期测频法。直接测频
2、法适用于高频信号的频率测量，间接测频法适用于低频信号的频率测量。本文阐述了用Verilog HDL语言设计了一个简单的数字频率计的过程。关键词：周期；EDA；Verilog HDL；数字频率计；波形仿真. Abstract： Be one of the most fundamental parameter in electron technology medium frequency, parameter measurement scheme, measurement result all have very close something to do with a lot of electr
3、icity and, the frequency measurement looks like being more important therefore right away. The method measuring frequency has various, among them the electronic counter measures frequency having accuracy height, usage is convenient, measurement is prompt, easy to realize measurement process automati
4、on waits for merit and, counter measures frequency having two kinds way: sure frequency law first directly ,be to measure the pulse number the signal is measured within certain sluice gate time; Two is indirect measure frequency law, if the period measures frequency law, Measure frequency law direct
5、ly applying to the high frequency signals.The main .This paper expounds the process of using Verilog HDL to design a simple digital frequency. Keyword: period；EDA；Verilog HDL；Figure frequency meter；wave simulation.目录1 引言41.1 数字频率计概述：51.2 设计目的：61.3设计内容：61.4 频率测量的思想和方法：62 Verilog HDL简介73 数字频率计系统框图83.1
6、数字频率计系统框图：83.2数字频率计系统模块划分结构：84 数字频率计程序设计及实现104.1分频模块div_clk：104.2基准频率选择模块fbase_sel：114.3门控模块gate_ctrl：134.4计数模块counter：154.5寄存器模块latch：174.6显示模块 display：194.7顶层模块 topfile：215 系统测试235.1测试数据：235.2误差变化图：245.3结果分析：246 总结257 参考文献258 致 谢25附录：261 引言 在电子测量领域中，频率测量的精确度是最高的，可达1010E-13数量级。因此，在生产过程中许多物理量，例如温度、压
7、力、流量、液位、PH值、振动、位移、速度、加速度，乃至各种气体的百分比成分等均用传感器转换成信号频率，然后用数字频率计来测量，以提高精确度。 国际上数字频率计的分类很多。按功能分类，测量某种单一功能的计数器。如频率计数器，只能专门用来测量高频和微波频率；时间计数器，是以测量时间为基础的计数器，其测时分辨力和准确度很高，可达ns数量级；特种计数器，它具有特种功能，如可逆计数器、予置计数器、差值计数器、倒数计数器等，用于工业和白控技术等方面。数字频率计按频段分类 (1)低速计数器：最高计数频率10MHz； (2)中速计数器：最高计数频率10100MHz； (3)高速计数器：最高计数频率100MHz
8、； (4)微波频率计数器：测频范围180GHz或更高。本实验使用了FPGA工程设计的一般流程（如图1.1所示），使用Verilog HDL语言设计了基于直接测频法的简单的中速数字频率计。图1.1 FPGA工程设计的一般流程1.1 数字频率计概述： 频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，此时我们称闸门时间为1秒。闸门时间也可以大于或小于一秒。闸门时间越长，得到的频率值就越准确，但闸门时间越长则没测一次频率的间隔就越长。闸门时间越短，测的频率值刷新就越快，但测得的频率精度就受影响。本文数字频率计是用数字显示被测信号
9、频率的仪器，被测信号是被放大整形后的正弦波，如配以适当的传感器和整形电路，可以对多种物理量进行测试，比如机械振动的频率，转速，声音的频率以及产品的计件等等。因此，数字频率计是一种应用很广泛的仪器，电子系统非常广泛的应用领域内，到处可见到处理离散信息的数字电路。1.2 设计目的：1.学会使用Veilog 硬件描述语言；2.学会利用Xilinx进行层次化计；3.学会电路模块化设计。1.3设计内容：设计一个计数式频率计，其频率测量范围为10Hz10MHz，测量结果用6只数码管显示。有三个带锁按键开关(任何时候都只能有一个被按下)被用来选择1S、0.1S和0.01S三个闸门时间中的一个。有两只LED，
10、一只用来显示闸门的开与闭，另一只当计数器溢出时做溢出指示。图1.3显示了该频率计前面板的基本排布构想。 Frequency CounterGATEOVERKHzffINPUTPOWER1s0.1s0.01s图1.3 所示该频率计前面板基本排布构想图。1.4 频率测量的思想和方法：众所周知，频率信号易于传输，抗干扰性强，可以获得较好的测量精度。因此，频率检测是电子测量领域最基本的测量之一。频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，即闸门时间为1 s。闸门时间可以根据需要取值，大于或小于1 s都可以。闸门时间越长，得到
11、的频率值就越准确，但闸门时间越长，则每测一次频率的间隔就越长。闸门时间越短，测得的频率值刷新就越快，但测得的频率精度就受影响。一般取1 s作为闸门时间。1频率测量的基本思想测量被测信号在单位时间内的脉冲个数，其数字表达式f = N / t 其中：f为被测信号的频率 N为脉冲的个数 t为被测信号产生N个脉冲所需的时间 2.频率测量方法直接测量法：直接测量被测信号的频率，通过计数法来对被测信号在一定时间内的脉冲个数进行计数。直接测量法的结构框图如图1.4所示。图1.4 直接测量法的结构框图2 Verilog HDL简介 电子设计自动化（EDA）的关键技术之一是要求用形式化方法来描述数字系统的硬件电
12、路，即要用所谓硬件描述语言来描述硬件电路。所以硬件描述语言及相关的仿真、综合等技术的研究是当今电子设计自动化领域的一个重要课题。 Verilog HDL是一种硬件描述语言(hardware description language),为了制作数位电路(数字电路)而用来描述ASICs和FPGAs的设计之用。Verilog 的设计者想要以 C 程序语言(en:C programming language)为基础设计一种语言,可以使工程师比较熟悉跟容易接受。 这种语言跟传统的程序设计语言不同,在于它的程序叙述并非严格地线性(循序)执行。Verilog 模式包含不同模组(modules)的阶层关系。模
13、组(modules)是输出(inputs)和输入(outputs)所定义出来的一个集合。在每个模组中,有一串的电线(wires)、暂存器(registers)和子模组(submodules)的定义。并且在每个模组里面,语言叙述大部分都被群组成为各种的执行区块(blocks),用来定义该模组所产生的行为描述。在每个区块(blocks)内,使用 begin 和 end 的关键字来区隔开来,其中的叙述是循序被执行。但是同一个设计,不同的区块间的执行是平行的。3 数字频率计系统框图3.1数字频率计系统框图：本设计所采用的系统电路框图如图3.1所示。图3.1.1 所示的数字频率计系统电路框图3.2数字频
14、率计系统模块划分结构：数字频率计中的FPGA是频率计的核心，主要实现在一定时间内，对被测信号的脉冲个数进行计算，并且转化为相应的频率值显示在六个数码管上。首先将系统分成六个模块来分别设计仿真。分别有以下七个模块： 分频模块div_clk：将石英产生的标准时钟分频，得到计数以及动态显示所需的时钟，如图3.1.1所示。 基准频率选择模块fbase_sel：也就是实现图3.1.1所示的闸门选择，根据闸门选择开关的不同，选择对应的频率输出。 门控模块gate_ctrl:此模块需产生三种控制信号：GATE、CLEAR、LATCH，如图3.1.1所示，GATE控制闸门是否打开同时计数器开始计数，CLEAR控制计数器同步清零，LATCH控制计数器输出值的寄存。为了能直观的显示出当前选择的基准频率，用当前GATE信号来驱动一个led。 计数模块counter：对包含被测信号频率信息的脉冲进行计数。如图3.1.1所示，当门控模块的输出的清零信号将计数器清零后，便输出门控信号将闸门打开时，计数器开始计数。 寄存器模块latch：就是图3.1.1中的寄存器，此模块只是在门控模块寄存信号的控制下将计数器的输出暂时寄存
