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1、ALTERA -可编程器件的开发软件MAX+PLUSAltera公司的MAX+PLUS的全称是 Multiply Array matrix and Programmable Logic User System。MAX+PLUS支持所有的 CPLD和25万门以内的FLEX和ACEX系列 FPGA。它集设计输入、编译、仿真、综合、 编程（配置）于一体，带有丰富的设计库， 并有详细的联机帮助功能，且许多操作（如 元件复制、删除、拖动和文件操作等）与 Windows下的操作方法完全一样，是一个集 成化的、易学易用的PLD开发平台。用MAX+PLUS进行设计的一般过程 设计输入编译功能仿真设计实现时序仿
2、真下载设计修改硬件检查设计输入输入方式有：原理图、波形图、VHDL、 Verilog HDL、Altera HDL、网表等。MAX+PLUS 支持层次化设计，可以将下层设计细节抽象成一个 符号（Symbol），供上层设计使用。MAX+PLUS提供了丰富的库资源，以提高设计 的效率。Mf库提供了74系列器件；Prim提供了基本 的逻辑元件；Mega_lpm为参数化的模块库，具有很 大的灵活性；Edif为网表模块库，其模块的外观是 抽象的方框，具体电路被封装了起来。 编译编译包括编译网表提取器（Compiler Netlist Extractor）、数据库生成器（Database Builder）
3、、逻辑综合器（Logic Synthesizer） 、逻辑划分器（Partitioner）、适配器（Fitter） 、时序仿真网表文件提取器（Timing SNF Extractor）和编程数据汇编器（Assembler）。编译网表提取器检查设计文件中的错误，提 取电路网表（电路网表是数据化的逻辑电路图）； 数据库生成器对设计项目中的各种数据文件 进行库管理；逻辑综合器根据PLD的结构特点对设计进行优化 与综合；逻辑划分器的作用是当设计比较大、需一片 以上PLD才能实现时，将电路划分到若干PLD中；适配器又称为布局布线器，将优化过的设计结果 分配到PLD中的逻辑模块，并确定连接关系；时序仿 真
4、网表文件提取器根据PLD的延迟特性，将已在PLD 中虚拟实现的电路（即已布局布线的电路）的网表及 信号延时提取出来，生成时序仿真网表文件；编程数据汇编器是编译的最后环节，它将前面的 处理结果转换成用于下载的PLD的编程（配置）数据 ，生成若干数据文件。仿真验证通过仿真可以检查设计中的错误和问题。仿真有3种 方式：功能模拟、时序模拟和时序分析。功能模拟根据编译后生成的电路网表进行，只能检 查电路的逻辑功能，无法模拟信号的延时情况。时序模拟根据布局布线后提取的电路的时序仿真网 表进行，可以模拟出信号的传输延时，由于这种仿真是在 适配后才能进行，故又称作后仿真。时序分析也是根据时序仿真网表进行，但它
5、分析的 角度与时序模拟不同，它可以分析出电路中各条路径的延 时、时钟频率的上限、以及触发器的建立时间和保持时间 等。 下载经编译后生成的编程数据，可以通过下载电 缆直接由PC机写入PLD。常用的下载电缆有：连 接PC机并行口（打印口）与PLD的ByteBlaster和 连接PC机串行口（RS232）与PLD的BitBlaster 。通过这两个电缆不仅可以对单个PLD编程，还可 以利用JTAG的菊花链对多个PLD进行编程。逻辑设计的输入方法MAX+PLUS所能接受的输入方式有：原理 图（*.gdf文件）、波形图(*.wdf文件)、 VHDL(*.vhd文件)、Verilog HDL(*.v文件)
6、、 Altera HDL(*.tdf文件)、符号图(*.sym文件)、 EDIF网表(*.edf文件)，以及第三方EDA工具 OrCAD生成的原理图(*.sch文件)和Xilinx开发软 件生成的Xilinx NGD网表格式(*.xnf文件)。 EDIF是一种标准的网表格式文件，因此EDIF网表 输入方式可以接受来自许多第三方EDA软件 (Synopsys、Viewlogic、Mentor Graphics等) 所生成的设计输入。在上述众多的输入方式中，最 常用的是原理图、HDL文本和层次化设计时要用 的符号图。1 指定项目名称启动MAX+PLUS后首先出现的是管理器窗口 。开始一项新项目设计
7、的第一步是为项目指定一个名 称，这样所有属于该项目的文件都将以该项目名来命 名(扩展名不同)。指定项目名的方法如下：（1） 在“File”菜单中选择ProjectName打开 “Project Name”对话框；（2） 选择适当的驱动器和目录，然后键入项目名；（3） 点击“OK”。注意：（1）子目录和文件名不能用中文！（2）设计文件不要直接放在根目录下！2 建立原理图设计文件第一步 打开原理图编辑器（1）在管理器窗口的“File” 菜单中选择“New” 或直接在工具栏上点击按钮，打开“New”列表框 ；（2）选择“Graphic Editor File”和“.gdf”项；（3）点击“OK”。此
8、时便会出现一个原理图编辑窗口。第二步 输入元件和模块（1）原理图编辑窗口空白处双击鼠标左键或在 “Symbol”菜单中选择“Enter Symbol”，便打开 了“Enter Symbol”对话框；（2） 选择适当的库及所需的器件（模块）；（3） 点击“OK”。这样所选元件（模块）就会出现在编辑窗口 中。重复这一步，选择需要的所有模块。相同的 模块可以采用复制的方法产生。用鼠标左键选中 器件并按住左键拖动，可以将模块放到适当的位 置。第三步 放置输入、输出引脚输入、输出引脚的处理方法与元件一样。（1）在原理图编辑窗口空白处双击鼠标左键或在 “Symbol”菜单中选择“Enter Symbol”
9、，便打开了 “Enter Symbol”对话框；（2） 在“Symbol Name”框中键入input或output；（3） 点击“OK”。输入或输出引脚便会出现在编辑窗口中。重复这一 步产生所有的输入和输出引脚，也可以通过复制的方法得 到所有引脚。电源和地与输入、输出引脚类似，也作为特殊元件， 采用上述方法在“Symbol Name”框中键入VCC（电源） 或GND（地），即可使他们出现在编辑窗口中。第四步 连线将电路图中的两个端口相连的方法如下（1）将鼠标指向一个端口，鼠标箭头会自动变成 十字“+”；（2） 一直按住鼠标左键拖至另一端口；（3）放开左键,则会在两个端口间产生一根连线。连线时
10、若需要转弯，则在转折处松一下左键， 再按住继续移动。连线的粗细通过点鼠标右键弹出菜单中的 “Line Style”来选择，粗线代表总线。第五步 输入/输出引脚和内部连线命名输入/输出引脚命名的方法是在引脚的“PIN- NAME”位置双击鼠标左键，然后键入信号名。内 部连线的命名方法是：选中连线，然后键入信号名 。总线的信号名一般用Xn-10表示，其中的单 个信号名为Xn-1、Xn-2、X0。第六步 保存文件在“File”菜单中选择“Save As”（若该文件已 有，则选“Save”）或在工具栏点击按钮，如是第 一次保存，需输入文件名。第七步 建立一个默认的符号文件在层次化设计中，如果当前编辑的
11、文件不是顶 层文件，则往往需要为其产生一个符号，将其打包 成一个模块，以便在上层电路设计时加以引用。建 立符号文件的方法是，在“File”菜单中选择 “Create Default Symbol”项即可。3. 建立HDL设计文件第一步 打开文本编辑器（1）管理器窗口的“File” 菜单中选择“New”或 直接在工具栏上点击按钮，打开“New”列表框 ；（2） 选择“Text Editor File” ；（3） 点击“OK”。此时便会出现一个文本编辑窗口。第二步 选择HDL种类在“File”菜单中选择“Save As”或在工具栏点击按钮 ，打开“Save As”对话框，键入文件名并选择文件扩展名
12、 ，MAX+PLUS支持3种HDL：VHDL、Verilog HDL和 Altera HDL，对应的扩展名依次为vhd、v和tdf。这一 步也可以等到HDL源码输入完以后再做，但先确定HDL种 类可以在键入HDL源码时自动检查并显示其中的语法错误 。第三步 输入HDL源码第四步 保存文件在“File”菜单中选择“Save”或在工具栏点击按钮，保 存输入的HDL源码。第五步 建立一个默认的符号文件与由原理图生成符号文件的方法一样。但 HDL文本必须经过编译才能生成符号文件。且编 译时自动生成符号文件。LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY
13、 COUNTER2 ISPORT(CLK, CR:IN STD_LOGIC;OC:OUT STD_LOGIC; Q:OUT INTEGER RANGE 0 TO 9);END COUNTER2;ARCHITECTURE BEHAVIOR OF COUNTER2 ISBEGINPROCESS(CLK)VARIABLE COUNT:INTEGER RANGE 0 TO 9;BEGINIF CLKEVENT AND CLK=1 THENIF CR=1 THENIF COUNT=9 THEN COUNT:=0; ELSE COUNT:=COUNT+1; END IF;END IF;END IF; OC
14、”箭头，使所选信号名进入“Selected Nodes & Groups”框；（5） 选择“OK”，所选信号将出现在波形图编辑窗口中；（6）根据需要编辑输入波形；编辑窗口左侧一列按钮非常有用（7 ）在“File”菜单中选择“Save As”（若该文件已有，则选“Save”） 或在工具栏点击按钮，如是第一次保存，需输入文件名。第二步 运行仿真程序（1）在“MAX+PLUS”菜单中选“Simulator” 选项或直接在工具栏中点击按钮，出现仿真对话 框；（2） 按“Start”开始仿真；（3）仿真结果后，按“Open SCF”，在波形编辑 窗口中将显示出仿真结果（波形）。第三步 仿真结果分析（由用
15、户人工进行）底层图编辑通过底层图编辑器可以观察和控制底层（物 理）设计的细节。细节包括两个内容：引脚分配 和逻辑单元分配。打开底层图编辑器的方法是， 在“MAX+PLUS”菜单中选“Floorplan Editor”选项或直接在工具栏中点击按钮。1 器件外观视图在底层图编辑界面下，从“Layout”菜单中选择 “Device View”就可以显示出器件的所有引脚及其功能。如果在“Layout”菜单中选择“Last Compilation Floorplan”或点击底层图编辑窗口左侧的相应按纽，则显 示最新一次经过编译的引脚分配情况。已分配（使用）过 的引脚呈彩色，未分配（使用）过的引脚呈白色。
16、如果在“Layout”菜单中选择“Current Assignments Floorplan”或点击底层图编辑窗口左侧的相应按纽，就可 以重新进行引脚分配。但是，重新分配的结果必须经过编 译才能生效。2器件内部视图在底层图编辑界面下，从“Layout”菜单中选择“LAB View”就可以显示出器件的所有逻辑单元和引脚。如果在“Layout”菜单中选择“Last Compilation Floorplan”或点击底层图编辑窗口左侧的相应按纽，则显 示最新一次经过编译的逻辑单元和引脚分配情况。已分配 （使用）过的单元及引脚呈彩色，未分配（使用）过的单 元及引脚呈白色。如果在“Layout”菜单中选择“Current Assignments Floorplan”或点击底层图编辑窗口左侧的 相应按纽，就可以对逻辑单元和引脚进行重新分配。但是 ，重新分配的结果必须经过编译才能生效。下 载经过编译和设计实现后会生成3个不同用途 的编程文件：*.POF、*
