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1、概述概述 一、基本要求 1. 有两个稳定的状态(0、1)，以表示存储内容； 2. 能够接收、保存和输出信号。 二、现态和次态1. 现态：触发器接收输入信号之前的状态。2. 次态：触发器接收输入信号之后的状态。 三、分类1. 按电路结构和工作特点： 基本、同步、主从和边沿。 2. 按逻辑功能分：RS、JK、D 和 T(T )。 3. 其他： TTL 和 CMOS，分立和集成。G24.1 4.1 基本触发器基本触发器 4.1.1 由与非门组成 一、电路及符号 QG1R标出下降沿 之前瞬间J、 K、Q的值001000100011010110101111标出下降沿 之后瞬间的 Q(Qn+1) 值 0
2、1 1 0 0 1 1 0列特性表 、填卡诺图、画状态图(略) 特性方程：4.7 4.7 触发器的电气特性4.7.1 静态特性一、CMOS 触发器由于 CMOS 触发器的输入、输出以 CMOS反相器 作为缓冲级，故特性与 CMOS 反相器相同，不赘述。二、TTL 触发器与 TTL 反相器相同，不赘述。4.7.2 动态特性一、输入信号的建立时间和保持时间 (一) 建立时间 tset指要求触发器输入信号 先于 CP 信号的时间。(二) 保持时间 th指保证触发器可靠翻转， CP 到来后输入信号需保 持的时间。边沿 D 触发器的 tset 和 th 均在 10 ns 左右。CPCPD D0 1 01 0 1二、时钟触发器的传输延迟时间指从 CP 触发沿到达开始，到输出端 Q、Q 完成状 态改变所经历的时间。 (一) tPHL为输出端由高电平变为低电平的传输延迟时间。 TTL 边沿 D 触发器7474， tPHL 40 ns。 (二) tPLH为输出端由低电平变为高电平的传输延迟时间。7474， 25 ns。三、时钟触发器的最高时钟频率 fmax由于每一级门电路的传输延迟，使时钟触发器的 最高工作频率受到限制。7474， fmax 15 MHz。P2754.6 (3) (6) (9) (10) (13)4.7 (2) (4)4.9
