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1、内存知识概述,内存的演化,SDRAM,DDR1,DDR2,DDR3,SDRAM（Synchronous DRAM）的中文名字是“同步动态随机存储器”，它是PC100和PC133规范所广泛使用的内存类型，其接口为168线的DIMM类型(这种类型接口内存插板的两边都有数据接口触片)。,SDRAM（Synchronous DRAM）,SDRAM的信号电平为LVTTL,工作电压3.3V,属于单端信号。 对于同步存储器件，有三个与工作速率相关的重要指标：内核工作频率、时钟频率、数据传输速率。对于SDRAM而言，它的这三个速率是一样的。SDRAM最高速率可达200MHz，设计中常用 的速率有100MHz、
2、133MHz、167MHz。 SDRAM存储空间被分为若干逻辑块(BANK)，取址时，首先需要提供BANK地址以找到待操作的逻辑块，然后需要提供行地址和列地址以在该BANK内定位存储单元。因此，在器件资料上，SDRAM存储容量的定义方式是:地址数位宽BANK数。 由于行地址和列地址选择处于SDRAM操作的不同阶段，因此，行地址和列地址信号线可被相互利用。,SDRAM（Synchronous DRAM）,SDRAM（Synchronous DRAM）,SDRAM（Synchronous DRAM）,SDRAM的基本操作方式有以下几种：空操作NOP、激活操作ACT、读操作WRITE、预充电操作PR
3、ECHARGE、自刷新操作SELF REFRESH、配置寄存器操作LOAD MODE REG等。各操作方式是通过CS#、RAS#、CAS#和WE#这几根信号线的各种组合状态组合而选择的。,SDRAM（Synchronous DRAM）,SDRAM（Synchronous DRAM）,对SDRAM存储单元的取址需提 供三个参数：BANK地址、行地址和列地址。ACT操作时，存储器控制器发出其中两个址:BANK 地址和行地址，以便激活待操作 的“行”。第三个参数，即列地址， 将在READ或者WRITE操作中指 定。此时，片选信号CS#和行选 通信号RAS#需有效，列选通信号 CAS#和写使能信号WE
4、#无效。 在时钟的上升沿采样到行地址和 BANK地址。,SDRAM（Synchronous DRAM）,存储器控制器利用READ操作发出读指令，同时发出两个地址:BANK地址和列地址。 READ操作的目的有两个，其一是发出读命令，其二是在地址总线上发出列地址。 此时，片选信号CS#和列选 通信号CAS#需有效，行选通信号RAS#和写使能信号无效WE#。 在时钟的上升沿采样到列地址和BANK地址。,SDRAM（Synchronous DRAM）,1. RAS to CAS delay,即RAS#信号有效后到CAS#信号有效，这之间的延时。在ACT指令选定待操作的行后，需要延时 ，才能切换到对列的
5、选择。,SDRAM（Synchronous DRAM）,2.CL CAS Latency,即CAS潜伏期参数。READ指令发出后，存储器根据采样得到的行地址和列地址，将对应存储单元的数据放大，以便传输到数据总线上，这个过程所消耗的延时称为CL。因此，从READ指令发出到数据总线上出现第一个数据，这之间的延时定义为CL。,SDRAM（Synchronous DRAM）,WRITE操作与READ操作类似，不同点在于WRITE时，需要有效WE#信号,SDRAM（Synchronous DRAM）,1. Write Recovery Time,写回时间，是指SDRAM将数据总线上待写入的数据导入内部存
6、储单元所需要的时间。,SDRAM（Synchronous DRAM）,目前内存的读写基本都是连续的，因为与CPU交换的数据量以一个Cache Line（即CPU内Cache的存储单位）的容量为准，一般为64字节。而现有的P-Bank位宽为8字节，那么就要一次连续传输8次，这就涉及到突发操作。突发（Burst）是指在同一行中相邻的存储单元连续进行数据传输的方式。采用BURST操作，可简化读写命令，即一次读写命令可传输同一行中若干连续的存储单元，一次传输字节的数量称为突发长度(Burst Length)。 下图是突发长度为4的BURST操作示例。在发出读命令的同时，地址总线上提供第一个存储单元的列
7、地址n,此后SDRAM连续地在数据总线上发出同一行，列地址为n、n+1，n+2，n+3这个相连存储单元的数据。,SDRAM（Synchronous DRAM）,SDRAM（Synchronous DRAM）,单纯就BURST操作来看，相对于非BURST操作，BURST操作本身并不能提高传输性能，但BURST操作有利于简化SDRAM的读写命令，有利于系统整体性能的提升。这是因为CPU只需发一个命令便可以读BL个字节，其余时间CPU可以用来做其它工作。 SDRAM的读命令都是采用BURST操作，而写命令可被配置为BURST或非BURST操作。若被配置为BURST操作，还需要设置突发长度，可选的长度
8、有1、2、4、8，突发长度设置为1时，其等效于非BURST操作。,SDRAM（Synchronous DRAM）,对SDRAM内部某一行的操作完成后，如需继续对另一行进行操作，应先关闭当前的工作行，该操作称为PRECHAREG（预充电）操作。SDRAM存储单元依靠电容充放电实现存储单元逻辑状态的记录，因此在完成一次操作后，需对已操作完成的行进行回写。PRECHARGE操作时，CLK信号上升沿采样到关键信号逻辑状态分别为： CS#低电平有效、RAS#低电平有效、WE#低电平有效。 在PRECHARGE操作中，引脚A10用于选择是一个Bank还是所有Bank同时被预充电。当A10为高电平时，所有的
9、Bank同时预充电，否则由BA指定充电的Bank地址。,SDRAM（Synchronous DRAM）,SDRAM（Synchronous DRAM）,1. 指PRECHARGE指令到下一次ACT指令的延时,SDRAM（Synchronous DRAM）,PRECHARGE操作，要求存储器控制器主动发出PRECHARGE命令，占用了宝贵的控制器资源。而AUTO PRECHARGE操作则无需外部控制器的指令即可自动地实现PRECHAREGE功能。 AUTO PRECHARGE操作通过读或写命令发出时A10的状态来决定。,SDRAM（Synchronous DRAM）,SDRAM其余的操作还包括：
10、 AUTO REFRESH自动刷新操作 SELF REFRESH自刷新操作 上电初始化 模式寄存器的配置 需要注意的是： 模式寄存器的配置是通过地址总线配置的，而不是数据总线发出的。正是这个原因，在SDRAM及DDR的设计中，地址总线的线充是不能任意交换的。而SRAM不涉及模式寄存器的配置，因此其地址总线线充是可以任意交换的。,DDR指双倍速率(Double Data Rate)，DDR SDRAM与SDRAM的基本结构是相似的，最根本的区别在于DDR SDRAM支持在一个时钟周期内传输两次数据，这是通过接口结构的改进而实现的。,DDR SDRAM Double Data Rate SDRAM
11、,1、数据预取方式 DDR SDRAM采用2倍预取结构，即芯片内部能以两倍于时钟运行的速率预取数据，从而使得芯片内核工作速率仅为外部数据传输率的一半。SDRAM采用1倍预取结构，即芯片内核工作速率与外部数据传输速率相同。 内核工作速率越高，芯片工艺越复杂，基于这种工艺的限制，不可能快速地提高芯片内核工作速率。在相同的内核工作速率下，DDR SDRAM的外部数据传输速率为SDRAM的两倍，从而提高了存储器的传输效率。,DDR SDRAM Double Data Rate SDRAM,2、信号电平 为提高信号完整性，DDR SDRAM采用SSTL_2(Stub Series Terminated
12、Logic for 2.5V)电平，SST_2是由JEDEC制定的专用于存储器接口的电平。 从芯片引脚上看，DDR SDRAM的信号大多是单端信号，但本质上都属于差分对。SSTL电平的实现机制在于，将普通信号与参考电平Vref组合成差分对。高电平逻辑和低电平逻辑相对参考电平对称分布，有利于噪声裕量的提高和电压摆幅的减小。同时，差分对的结构也有利于信号温度稳定性的提高。,DDR SDRAM Double Data Rate SDRAM,SSTL_2电平的输入门限定义如下图所示,DDR SDRAM Double Data Rate SDRAM,其中,VIH和VIL分别为输入逻辑高电平和低电平门限值
13、，它们各有一个交流参数AC和一个直流参数DC。信号沿第一次通过AC门限的时刻，是计算建立时间和保持时间的参考点。此后，只要信号不跨跃DC门限，则逻辑状态将得到保持。,SSTL_2电平的输入门限电平的定义,DDR SDRAM Double Data Rate SDRAM,DDR SDRAM的时钟信号CK/CK#为SSTL-2电平的差分对，以其边沿交叉点作为时序参考点，而不像SDRAM那样采用CLK信号的中间电平1.5V作为时序参考点，这有利于减小时钟信号抖动对时序的影响。,DDR SDRAM Double Data Rate SDRAM,SSTL_2的匹配方式,DDR SDRAM Double
14、Data Rate SDRAM,Rs为始端匹配电阻，RT为终端匹配电阻，上拉到VTT电平。匹配电阻取值需要满足以下两个要求： 1.线路上的阻抗匹配 2.线路上的电流要求 VTT需由外部电源提供，其取值为VREF-0.04VVREF+0.04V,3、数据信号采样参考源 与SDRAM不同，DDR SDRAM不再依靠时钟信号CK/CK#实现对数据信号DQ的采样，而是采用了与DQ同步的信号DQS (数据选通信号，Data strobe)作为采样参考源。DQS是双向信号，传输方向与DQ相同。 因为DQS的使用，DDR SDRAM由SDRAM的共同时钟系统，进化成了源同步时钟系统。共同时钟系统指接收端和发
15、送端的时钟由同一个时钟源产生。源同步指数据和时钟由同一个器件发出。可从时序推导出，对于共同时钟系统，它的布线长度是受频率限制的，很难应用于超过200M的频率之上。而源同步则不受这个限制。从DDR1、2、3的数据信号采样均为源同步系统。,DDR SDRAM Double Data Rate SDRAM,综上所述，看起来数据信号DQ与时钟信号CK/CK#并没有任何时序上的关系，那么如何保证数据信号与地址、控制信号的协同工作?这可通过存储器内部的DLL(延迟锁相环）实现。 利用DLL，可将DQS和CK的边沿对齐，从而实现数据信号和地址、控制信号的协同工作。,DDR SDRAM Double Data
16、 Rate SDRAM,DDR SDRAM的操作方式与SDRAM基本相同，此处仅介绍读和写操作。,DDR SDRAM Double Data Rate SDRAM,读操作,DDR SDRAM Double Data Rate SDRAM,写操作,DDR SDRAM Double Data Rate SDRAM,DDR SDRAM涉及四种电源： VDD:DDR SDRAM内核工作电源，为2.5V VDDQ:DDR SDRAM数据数据总线I/O接口电源，为2.5V VREF:SSTL_2参考电源 VTT:SSTL_2终结电源 1）上电顺序：VDD和VDDQ同时上电，随后VREF上电，VTT最后上电 2）电平关系,DDR SDRAM Double Data Rate SDRAM,3)功耗 在四种电源，对VDD、VDDQ的功耗，需要根据厂家提供的 器件数据手册计算得出，一般每片DDR SDRAM，功耗不会 超过1W。 VREF，其只是提供参考电平，耗电量不会超过5mA，但 VERF必须和VDDQ保持稳定的关系，且对纹波的要求比较高 要求
