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1、本资料为word版2023年整理3A期末总结 态机的结构模式相对简单。状态机容易构成性能良好的同步时序逻 辑模块。状态机的VHDL表述丰富多样。在高速运算和控制方面，状态机更有其巨大的优势。就可靠性而言，状态机的优势也是十分明显的。2、时序进程将次态信号送到现态信号3、Moore型输出仅与当前状态有关，Mealy型输出是当前状态与所有输入信号 FSM:s_machinecurrent_stateclkPROCESSPROCESSREG COMreset ne_t_statestate_inputs LIBRARYIEEE; XXX.ALL; ENTITYs_machineIS PORT(clk
2、,reset:INSTD_LOGIC; state_inputs:INSTD_LOGIC_VECTOR(0TO1); comb_outputs:OUTINTEGERRANGE0TO15); ENDs_machine; ARCHITECTUREbehvOFs_machineIS TYPEFSM_STIS(s0,s1,s2,s3); SIGNALcurrent_state,ne_t_state:FSM_ST; BEGIN REG:PROCESS(reset,clk) BEGIN IFreset=1THENcurrent_statecomb_outputscomb_outputscomb_outpu
3、tscomb_outputsne_t_stateCSCSCSCSCSCSIFDATAIN=10THENC_STIFDATAIN=11THENC_STIFDATAIN=01THENC_STIFDATAIN=00THENC_STIFDATAIN=11THENC_STC_STIFDATAIN=1THENST_IFDATAIN=0THENST_IFDATAIN=1THENST_IFDATAIN=0THENST_IFDATAIN=1THENST_ST_IFDATAIN=1THENQIFDATAIN=0THENQIFDATAIN=1THENQIFDATAIN=0THENQIFDATAIN=1THENQQ=
4、00000;ENDCASE;ENDPROCESSCOM1;ENDbehav;状态编码LIBRARYIEEE;XXX.ALL;ENTITYAD574AISPORT(D:INSTD_LOGIC_VECTOR(11DOWNTO0);CLK,STATUS:INSTD_LOGIC;OUT4:OUTSTD_LOGIC_VECTOR(3ENDCASE;OUT4=current_state(4DOWNTO1);ENDPROCESSCOM1; REG:PROCESS(CLK)BEGINIF(CLKEVENTANDCLK=1)THENcurrent_state=ne_t_state;ENDIF; ENDPROCE
5、SSREG; LK=current_state(1);LATCH1:PROCESS(LK) BEGIN IFLK=1ANDLKEVENTTHEN REGL=D;ENDIF;ENDPROCESS;Q=REGL; ENDbehav; 9章1、VHDL有那几种基本的顺序语句赋值语句;流程控制语句;等待语句;子程序调用语句;返回语句;空操作语句。2、什么叫顺序语句，它的适用范围是什么 执行顺序与它们的书写顺序基本一致的语句叫顺序语句，顺序语句只能出现在进程和子程序中，子程序包括函数和过程。3、VHDL并行语句几种并行信号赋值语句;进程语句;块语句;条件信号赋值语句;元件例化语句;生成语句;并行过程调用
6、语句。4、什么叫并行语句在结构体的执行是同步进行的，或者说是并行运行的，其执行方式与书写的顺序无关。 5、VHDL中具有属性的项目：类型、子类型、过程、函数、信号、变量、常量、实体、结构体、配置、程序包、元件和语句标号等。6、综合器支持的属性有：LEFT、RIGHT、HIGH、LOW、RANGE、REVERSRANGE、LENGTH、EVENT及STABLE。 端口模式：IN单向只读OUT单向输出INOUT输入输出双向BUFFER内部回读输出信号，反馈数据类型：INTEGER整数数据BOOLEAN布尔数据STD_LOGIC标准逻辑位数据BIT位数据逻辑操作符：AND与OR或NAND与非NOR或
7、非_OR异或_NOR同或NOT非数据对象：SIGNAL信号VARIABLE变量CONSTANT常量7、for_loop语句实现一个16位的串行并出移位寄存器 LibraryIEEE;XXX.all;XXX.all;XXX.all;Entitychuan_bingisport(load:instd_logic; d_in:instd_logic;d_out:bufferstd_logic_vector(15downto0);clk:instd_logic); endchuan_bing;architecturearchofchuan_bingissignall:std_logic_vector(15downto0);beginprocess(clk)beginif(clkeventandclk=1)thenl(0)=d_in;if(load=0)thenforiin14downto0loopl(i+1)=l(i);endloop;elsed_out=l;endif;endif;endprocess;endarch; 第4页，共4页
