电子设计技术课程设计四位加法器姓 名： 学 号： 专 业： 电子信息工程 班 级： 指导教师： 2012年11月 8日1目录一、 设计目的…………………………………………………………………3二、 设计要求…………………………………………………………………3三、 设计过程…………………………………………………………………31. 原理图的设计……………………………………………………………32. 程序的设计………………………………………………………………53. 功能仿真设计文件………………………………………………………7四、 设计体会…………………………………………………………………9 附录：A 参考文献……………………………………………………………9 附录：B 评分表………………………………………………………………10 一、设计目的 1. 熟练使用Verilog HDL语言在QuartusⅡ软件平台上编写程序，完成编译工作2.学习VHDL程序中数据对象、数据类型、顺序语句、并行语句的综合使用，了解VHDL程序的基本结构3.掌握使用EDA工具设计数字系统的设计思路和设计方法。
学习VHDL基本逻辑电路的综合设计应用4.学习实验开发系统的使用方法二、设计内容 1、设计并调试好一个由4个1位全加器级连构成的，本级的近位输出作为下一集的近位输入2、 仿真、分析结果、绘制波形三、 设计过程1、原理图的设计打开QuartusⅡ，单击file，选择new ，选择BlockDiagram/Schematic类型在原理图编辑界面中，元件选择对话框的符号名“Symbol Name”栏目内直接输入xor，或者在“Symbol Files”栏目中，用鼠标双击“xor”元件名，即可得到异或门的元件符号用上述同样的方法也可以得到与门及输入端和输出端的元件符号用鼠标双击输入或输出元件中原来的名称，使其变黑后就可以进行名称修改，用这种方法把输入端的名称分别更改为“in3，in4，in5”，把两个输出端的名称分别更改为“led3”和“led4”，然后按照图1所示的一位加法器逻辑电路的连接方式，用鼠标将相应的输入端和输出端及电路内部连线连接好，并以“xxx.bdf”(注意后缀是．bdf)为文件名，存在自己建立的工程目录D:\xxx内进行存盘操作时，系统在弹出的存盘操作对话框中，自动保留了上一次存盘时的文件名和文件目录，不要随意单击“OK”按钮结束存盘，一定要填入正确的文件名并选择正确的工程目录后，才能单击“OK”按钮存盘，这是上机实验时最容易忽略和出错的地方。
图1 一位加法器原理图 四位加法器的设计中，全加器成为底层文件A0、A1、A3、A4、A5、A6、A7、A8 是8个4位二进制输入端，A2是低位来得进位输入端，T（0…3）是4位和输出端，T4是向高位进位的输出端原理图如图2所示 图2 四位加法器原理图 2、程序的设计 打开QuartusⅡ，单击file，选择new ， 弹出下图界面，选择Verilog HDL File 图3 进入界面进行编程，程序： module add_j1(sum,cout,a,b,cin); input [3:0] a,b; input cin; output[3:0] sum; output cout; full_add1 u0(a[0],b[0],cin,sum[0],cin1); full_add1 u1(a[1],b[1],cin1,sum[1],cin2); full_add1 u2(a[2],b[2],cin2,sum[2],cin3); full_add1 u3(a[3],b[3],cin3,sum[3],cout); endmodule module full_add1(a,b,cin,sum,cout); input a,b,cin; output sum,cout; wire s1,m1,m2,m3; and(m1,a,b),(m2,b,cin),(m3,a,cin); xor(s1,a,b),(sum,s1,cin); or(cout,m1,m2,m3); endmodule 根据程序点击Tools 中Netlist Viewers 接着是RTL Viewer，出来如图4所示RTL原理图。
图4 四位加法器RTL原理图 3、 功能仿真设计文件仿真，也称为模拟(Simulation)；是对电路设计的一种间接的检测方法对电路设计的逻辑行为和功能进行模拟检测，可以获得许多设计错误及改进方面的信息对于大型系统的设计，能进行可靠、快速、全面的仿真尤为重要 （1） 建立波形文件进行仿真时需要先建立仿真文件在QuartusII环境执行File的New命令，再选择弹出如下图的对话框中的Vector Waveform File项，波形编辑窗口即被打开 图 5 （2） 输入信号节点 选择菜单 View→Utility Windows →Node Finder ，在Filter框中选择Pins：all，再单击List按钮，即在下面的Nodes Found框中国i不过出现本设计的项目所有输入输出和近位，并全部拖到波形编辑窗口3）波形文件存盘以“xxxvwf”(注意后缀是．vwf)为文件名，存在自己建立的工程目录D\xxx内在波形文件存盘时，系统将本设计电路的波形文件名自动设置为“xxx.vwf”，因此可以直接单击确定按钮。
（4）进行仿真波形文件存盘后，执行仿真器“Simulator”命令，单击弹出的“仿真开始”对话框中的“Start”按钮，即完成仿真，可通过观察仿真波形进行设计电路的功能验证仿真如下图5： 图6 四位加法器的波形仿真结果四、设计体会 在本次电子设计技术课程设计中，我们遇到过很多困难，但是在组员们的努力下和指导老师的指导下，我们最终战胜了这些困难，完成了四位加法器的设计这一过程中我学到了很多东西，同时也感慨良多更加强化了自己查阅资料的能力，这有助于提高我的自学能力并且很好的掌握了QuartusⅡ软件的各元器件的应用仿真设计在设计的过程中遇到问题，可以说是困难重重，这毕竟是第一次做难免遇到各种各样的问题，同时在设计的过程中发现了自己的不足之处，对以前学到的知识理解得不够深刻，掌握的不够牢固通过这次的课程设计我懂得了理论与实际结合的重要性，只有理论是完全不够的，只有把学到的理论知识运用到实际中去，两者完美结合，得到结论才能够服务社会所以通过这次电子设计技术的课程设计我希望下次做作品的时候我们能有更好的成绩附A：参考文献[1]电子技术 李春茂 主编 科学技术文献出版社[2]数字电子技术基础解题指南 唐竞新 主编 清华大学出版社[3]电子技术实验指导书 李国丽，朱维勇主编，中国科技大学出版社[4]电子技术基础 模拟部分（第四版），康华光主编，高教出版社[5]数字电子技术基础（第四版），阎石主编，高教出版社[6]王金明.《数字系统设计与Verilog HDL》，电子工业出版社，2011年。
附B：课程设计评分表东华理工大学长江学院课程设计评分表学生姓名： 学号： 课程设计题目：四位加法器的设计项目内容满分实 评选题能结合所学课程知识、有一定的能力训练符合选题要求（3人一题）5工作量适中，难易度合理10能力水平能熟练应用所学知识，有一定查阅文献及运用文献资料能力10理论依据充分，数据准确，公式推导正确10能应用计算机软件进行编程、资料搜集录入、加工、排版、制图等10能体现创造性思维，或有独特见解15成果质量模型正确、合理，各项技术指标符合要求15摘要叙述简练完整，假设合理、问题分析正确、数学用语准确、结论严谨合理；问题处理科学、条理分明、语言流畅、结构严谨、版面清晰15论文主要部分齐全、合理，符号统一、编号齐全 格式、绘图、表格、插图等规范准确，符合论文要求10字数不少于2000字，不超过15000字5总 分100指导教师评语：指导教师签名：年 月 日10。