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1、（3-1）,电子技术,第三章 组合逻辑电路,数字电路部分,（3-2）,第三章 组合逻辑电路,3.1 概述3.2 组合逻辑电路分析基础3.3 组合逻辑电路设计基础3.4 几种常用的组合逻辑组件3.5 利用中规模组件设计组合 电路,（3-3）,3.1 概述,逻辑电路,组合逻辑电路,时序逻辑电路,功能：输出只取决于 当前的输入。,组成：门电路，不存在记忆元件。,功能：输出取决于当前的输入和原来的状态。,组成：组合电路、记忆元件。,（3-4）,组合电路的研究内容：,分析：,设计：,给定 逻辑图,得到逻辑功能,分析,给定逻辑功能,画出 逻辑图,设计,（3-5）,3.2 组合逻辑电路分析基础,1. 由给定
2、的逻辑图逐级写出逻辑关系表达式。,分析步骤：,2. 用逻辑代数或卡诺图对逻辑代数进行化简。,3. 列出输入输出状态表并得出结论。,电路 结构,输入输出之间的逻辑关系,（3-6）,例1：分析下图的逻辑功能。,（3-7）,真值表,特点：输入相同为“1”； 输入不同为“0”。,同或门,（3-8）,例2：分析下图的逻辑功能。,（3-9）,真值表,特点：输入相同为“0”； 输入不同为“1”。,异或门,（3-10）,1,例3：分析下图的逻辑功能。,0,1,被封锁,1,B,（3-11）,1,0,被封锁,1,特点： M=1时选通A路信号； M=0时选通B路信号。,选通电路,（3-12）,3.3 组合逻辑电路设
3、计基础,任务要求,最简单的逻辑电路,1. 指定实际问题的逻辑含义，列出真值表。,分析步骤：,2. 用逻辑代数或卡诺图对逻辑代数进行化简。,3. 列出输入输出状态表并得出结论。,（3-13）,例：设计三人表决电路（A、B、C）。每人一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。,1. 首先指明逻辑符号取“0”、“1”的含义。,2. 根据题意列出真值表。,真值表,三个按键A、B、C按下时为“1”，不按时为“0”。输出是F，多数赞成时是“1”，否则是“0”。,（3-14）,真值表,3. 画出卡诺图，并用卡诺图化简：,（3-15）,4. 根据逻辑表达式画出逻辑
4、图。,(1) 若用与或门实现,（3-16）,(2) 若用与非门实现,（3-17）,3.4 几种常用的组合逻辑组件,3.4.1 编码器,所谓编码就是赋予选定的一系列二进制代码以固定的含义。,n个二进制代码（n位二进制数）有2n种不同的组合，可以表示2n个信号。,一、二进制编码器,二进制编码器的作用：将一系列信号状态编制成二进制代码。,（3-18）,例：用与非门组成三位二进制编码器。,-八线-三线编码器,设八个输入端为I1I8，八种状态，与之对应的输出设为F1、F2、F3，共三位二进制数。,设计编码器的过程与设计一般的组合逻辑电路相同，首先要列出状态表（即真值表），然后写出逻辑表达式并进行化简，最
5、后画出逻辑图。,（3-19）,真值表,（3-20）,8-3 编码器逻辑图,（3-21）,二、二-十进制编码器,二-十进制编码器的作用：将十个状态（对应于十进制的十个代码）编制成BCD码。,十个输入,四位,输入：I0 I9,输出：F4 F1,列出状态表如下：,（3-22）,逻辑图略,状态表,（3-23）,3.4.2 译码器,译码是编码的逆过程，即将某二进制翻译成电路的某种状态。,一、二进制译码器,二进制译码器的作用：将n种输入的组合译成2n种电路状态。也叫n-2n线译码器。,译码器的输入,一组二进制代码,译码器的输出,一组高低电平信号,（3-24）,2-4线译码器74LS139的内部线路,（3-
6、25）,74LS139的功能表,“”表示低电平有效。,（3-26）,74LS139管脚图,一片139种含两个2-4译码器,（3-27）,例：利用线译码器分时将采样数据送入计算机。,（3-28）,工作原理：（以A0A1=00为例）,脱离总线,（3-29）,二、显示译码器,二-十进制编码,显示译码器,显示器件,在数字系统中，常常需要将运算结果用人们习惯的十进制显示出来，这就要用到显示译码器。,显示器件：常用的是七段显示器件。,（3-30）,a,b,c,d,f,g,a b c d e f g,1 1 1 1 1 1 0,0 1 1 0 0 0 0,1 1 0 1 1 0 1,e,七段显示器件的工作原
7、理：,（3-31）,显示译码器：,74LS49的管脚图,（3-32）,74LS49的功能表（简表）,8421码,译码,显示字型,完整的功能表请参考相应的参考书。,（3-33）,74LS49与七段显示器件的连接：,74LS49是集电极开路，必须接上拉电阻,（3-34）,3.4.3 加法器,举例：A=1101, B=1001， 计算A+B。,0,1,1,0,1,0,0,1,1,加法运算的基本规则：,(1) 逢二进一。,(2) 最低位是两个数最低位的叠加，不需考虑进位。,(3) 其余各位都是三个数相加，包括加数被、加数和低位来的进位。,(4) 任何位相加都产生两个结果：本位和、向高位的进位。,用半加
8、器实现,用全加器实现,（3-35）,一、半加器,半加运算不考虑从低位来的进位。设： A-加数；B-被加数；S-本位和；C-进位。,真值表,（3-36）,逻辑图,逻辑符号,（3-37）,二、全加器：,an-加数；bn-被加数；cn-1-低位的进位；sn-本位和；cn-进位。,真值表,（3-38）,半加和：,所以，全加和：,逻辑图,逻辑符号,（3-39）,全加器SN74LS183的管脚图,（3-40）,例：用一片SN74LS183构成两位串行进位全加器。,串行进位,（3-41）,3.4.4 数字比较器,比较器的分类：,（1）仅比较两个数是否相等。,（2）除比较两个数是否相等外，还要比较两个数的大小
9、。,第一类的逻辑功能较简单，下面重点介绍第二类比较器。,（3-42）,一、一位数值比较器,功能表,（3-43）,逻辑图,逻辑符号,（3-44）,二、多位数值比较器,比较原则：,1. 先从高位比起，高位大的数值一定大。,2. 若高位相等，则再比较低位数，最终结果由低位的比较结果决定。,请根据这个原则设计一下：每位的比较应包括几个输入、输出？,（3-45）,A、B两个多位数的比较：,两个本位数,低位的比较结果,比较结果向高位输出,（3-46）,每个比较环节的功能表,（3-47）,四位数码比较器的真值表,a3 b3 1 0 0,a3=b3 a2=b2 a1= b1 a0 =b0 0 1 0,a3=b
10、3 a2=b2 a1= b1 a0 b0 1 0 0,a3=b3 a2=b2 a1 b1 1 0 0,a3=b3 a2b2 1 0 0,a3 b3 0 0 1,（3-48）,根据比较规则，可得到四位数码比较器逻辑式：,A=B:,AB:,AB:,（3-49）,四位集成电路比较器74LS85,(AB)L,AB,A=B,AB AC，则A最大；若AB AC，则A最小。,可以用两片74LS85实现。,（3-52）,A=B=C,A最大,A最小,（3-53）,3.4.5 数据选择器,从一组数据中选择一路信号进行传输的电路，称为数据选择器。,控制信号,输入信号,输出信号,数据选择器类似一个多投开关。选择哪一路
11、信号由相应的一组控制信号控制。,（3-54）,一位数据选择器：从n个一位数据中选择一个数据。m位数据选择器：从n个m位数据中选择一个数据。,控制信号,四二选一选择器,n=2 , m=4,（3-55）,四选一集成数据选择器74LS153,功能表,（3-56）,例：用一片74LS153组成8选1: A2=0:(1)工作； A2=1:(2)工作。,（3-57）,八选一集成数据选择器74LS151,（3-58）,例：用两片74LS151构成十六选一数据选择器,D0D7,D0D7,（3-59）,D8D15,D8D15,（3-60）,3.5 利用中规模组件设计组合电路,中规模组件都是为了实现专门的逻辑功能
12、而设计，但是通过适当的连接，可以实现一般的逻辑功能。,用中规模组件设计逻辑电路，可以减少连线、提高可靠性。,下面介绍用选择器和译码器设计组合逻辑电路的方法。,（3-61）,一、用数据选择器设计逻辑电路,四选一选择器功能表,类似三变量函数的表达式！,（3-62）,例：利用四选一选择器实现如下逻辑函数。,与四选一选择器输出的逻辑式比较,可以令：,变换,（3-63）,接线图,（3-64）,2. 用n位地址输入的数据选择器，可以产生任何一种输入变量数不大于n+1的组合逻辑函数。,3. 设计时可以采用函数式比较法。控制端作为输入端，数据输入端可以综合为一个输入端。,用数据选择器设计逻辑电路小结,1. 若
13、要产生单输出逻辑函数时, 可先考虑数据选择器。,（3-65）,二、用线译码器设计多输出逻辑电路,从功能表可知：,（3-66）,例：用2-4线译码器产生一组多输出函数。,参考上页的逻辑式,可知,（3-67）,接线图,（3-68）,n-2n 线译码器，包含了n变量所有的最小项。加上或门或与非门，可以组成任何形式的输入变量小于n的组合逻辑函数。,用线译码器设计多输出计逻辑电路小结,若要产生多输出逻辑函数时, 使用译码器+门电路较有利。,（3-69）,设计方法（步骤）总结：,1. 由功能确定输入、输出量，写出逻辑式。,2. 把要用的逻辑组件的逻辑函数式变换成与所求逻辑式相类似的形式：, 若两者形式上完全相同，则该种组件效果最好。,
