《EDA技术与Verilog设计 第二章 MAX+PLUSⅡ集成开发工具(2)》由会员分享，可在线阅读，更多相关《EDA技术与Verilog设计 第二章 MAX+PLUSⅡ集成开发工具(2)（32页珍藏版）》请在金锄头文库上搜索。
1、第2章 MAX+PLUS集成开发工具（2）,2.4 MAX+PLUS文本设计 2.5 定时分析 2.6 编程下载,2.4 MAX+plus文本设计,此时系统未能识别以何种语言进行文本编辑，需先保存为你所使用语言的文本文件,按屏幕上方的“新建文件”按钮，或选择菜单“File”“New”，出现如图4.13所示的对话框，在框中选中“Text Editor file”，按“OK”按钮，即选中了文本编辑方式。,集成在MAXPLUS中的三种语言：,AHDL(Altera Hardware Description Language)现已较少使用，后缀为.tdf VHDL（Very High Speed In
2、tegrated Circuit(VHSIC) Hardware Description Language) 不很直观，需有Ada编程基础，需经过较长时间培训才能掌握，后缀为.vhd VerilogHDL(Verilog Hardware Description Language)只要有C语言编程基础，即可容易掌握，后缀为.v,另存为Verilog编辑文件,状态栏,正在编辑的行号,正在编辑的列号,当前编辑的状态（插入或覆盖）,在编辑窗口中输入程序：,module ym38(out,in); output7:0 out; input2:0 in; reg7:0 out; always (in)
3、begin case(in) 3d0: out=8b11111110; 3d1: out=8b11111101; 3d2: out=8b11111011; 3d3: out=8b11110111; 3d4: out=8b11101111; 3d5: out=8b11011111; 3d6: out=8b10111111; 3d7: out=8b01111111; endcase end endmodule,例：三八译码器,指定项目名称,MAX+PLUS II中， 在 编译一个项目前，您必须确定一个设计文件作为您的当前项目。请按下列步骤确定项目名： 1. 在 File menu 菜单中选择 Pr
4、oject Name项，将出现Project Name 对话框： 2. 在 Files 框内，选择您的设计文件。 3. 选择 OK 。MAX+PLUS II的标题条将显示新的项目名字,显示当前路径下的全部设计文件和编程文件。,显示当前项目名,显示当前路径,显示所有子目录.,显示所有本地和网络驱动器,当前项目,创建缺省（Default）符号,在 File菜单中选择 Save & Check项，检查设计是否有错误。 如果没有，在 File菜单中选择 Create Default Symbol 项，即可创建一个设计的符号。该符号可被高层设计调用。,打开编译器窗口,打开编译器窗口：在 MAX+PLUS
5、 II 菜单内选择Compiler 项。则出现编译器窗口，如上图所示。 选择 Start即可开始编译， MAX+PLUS II 编译器将检查项目是否有错，并对项目进行逻辑综合，然后配置到一个 Altera 器件中，同时将产生报告文件、编程文件和用于时间仿真用的输出文件。 但是，在开始编译前，我们还必须设定一些别的选项 。,完成情况状态条,在编译项目时，沙漏将不 停地翻动,模块盒,选择一个器件,首先，您需要为项目指定一个器件系列，然后，您可以自己选择某个具体的器件，也可以让编译器在该器件系列内自动选择最适合您的项目的器件。 确定器件系列：,2) 选择一个器 件系列,3) 选择某一器件或选择 AU
6、TO 让 MAX+PLUS II 为您选择一个器件。,4) 按下 OK 按钮,1) 在 Assign 菜单内选择Device项，将出现 Device 对话框。,管脚分配,Altera 推荐让编译器自动为您的项目进行管脚分配。 但如果用户必须自己分配管脚，请按以下步骤进行:,3) 在 Node Name 框内输入管脚的名字。,4) 在 Chip Resource 对话框内，选择管脚并输入管脚的序列数。,5) 按下Add按钮,6) 您分配的管脚将出现在这个框内。,7) 按下 OK按钮,1) 确定您已经选择了一种器件。,2) 在 Assign Menu菜单中选择 Pin/Location/Chip项
7、。,选择一种全局逻辑综合方式,您可以为您的项目选择一种逻辑综合方式，以便在编译过程中指导编译器的逻辑综合模块的工作。 按以下步骤为您的项目选择一种逻辑综合方式：,2) 在 Global Project Synthesis Style 下拉列表中选择您需要的类型。缺省（Default）的逻辑综合类型是 NORMAL。 综合类型 FAST 可以改善项目性能，但通常使您的项目配置比较困难 。综合类型 WYS / WYG可进行最小量逻辑综合。,3) 您可以在此0和10之间移动滑块 ,移到 0 时,最优先考虑占用器件的面积,移到10时, 系统的执行速度得到最优先考虑,1) 在 Assign Menu 菜
8、单内选择Global Project Logic Synthesis 项， 将出现Global Project Logic Synthesis 对话框：,对 MAX 器件进行多级综合,对于 MAX （乘积项）器件，您可以选择多级综合。 它可以充分利用所有可使用的逻辑选项。这种逻辑综合方式，用于处理含有特别复杂的逻辑的项目；而且配置时不需要用户干涉。对于 FLEX 器件，这个选项自动有效。,选中该框，则多级综合方式对 MAX 5000/7000 系列器件有效.,选中该框，则多级综合方式对 MAX 9000系列器件有效。,FLEX 器件的进位/级联链,进位链提供逻辑单元之间的非常快的向前进位功能。
9、 利用级联链可以实现扇入很多的逻辑函数。 如选择FAST 综合方式，则进位/级联链选项自动有效。按如下步骤可人工选择该选项是否有效：,1. 在 Global Project Logic Synthesis 对话框内选择 Define Synthesis Style 项，将出现 Define Synthesis Style 窗口。,2. 如需使用进位链功能，则从下拉菜单内选择 Auto 。,3. 如需使用级联链功能，则从下拉菜单中选择Auto 。,设置定时要求,您可以对整个项目设定全局定时要求，如：传播延时,时钟到输出的延时,建立时间和时钟频率。 对于FLEX 8000, FLEX 10K an
10、d FLEX 6000 系列器件，定时要求的设置将会影响项目的编译。 按如下步骤设置定时要求：,2) 在相应的对话框内输入您对项目的定时要求,3) 按下 OK 按钮,1) 在 Assign Menu菜单内，选择 Global Project Timing Requirements 项，将出现 Global Project Timing Requirements 对话框：,准备编译,在 Processing 菜单下，有一些会对编译产生影响的选项。最后，在编译器窗口中选择Start。在编译器编译您的项目期间，所有的信息，错误和警告将在自动打开的信息处理窗口中显示出来。如果有错误发生，选中该错误信息
11、，然后按下locate按钮，您将找到该错误在设计文件中所处的位置。,Design Doctor - 在编译期间，可选的Design Doctor 工具将检查项目中的所有设计文件，以发现在编程的器件中可能存在的可靠性不好的逻辑。,Smart Recompile - 当该选项有效时，编译器将保存项目中在以后编译中会用到的额外的数据库信息。这样可以减少将来编译所需的时间。,Total Recompile - 要求编译器重新生成编译器网表文件和层次互连文件。,建立仿真波形文件选择菜单“File”“New”，在出现的“New”对话框中选择“Waveform Editor File”(如图boa所示)，按
12、“OK”后将出现波形编辑器子窗口。选择菜单“Node ” “Enter Nodes from SNF”，出现如图4.20所示的选择信号结点对话框。按右上侧的“List”按钮，左边的列表框将立即列出所有可以选择的信号结点，然后按中间的“=”按钮，将左边列表框的结点全部选中到右边的列表框。按“OK”按钮，选中的信号将出现在波形编辑器中。其中有全加器的输入信号AIN、BIN、CIN，输出信号SUM、COUT。最后通过菜单“File ”“Save ”在弹出的窗口中将波形文件存在以上的同一目录中，文件取名为f _adder.scf。,选择菜单“File”“New”，在出现的“New”对话框中选择“Wav
13、eform Editor File”(如图所示)，按“OK”后将出现波形编辑器子窗口。,建立仿真波形文件,选择菜单“Node ” “Enter Nodes from SNF”，出现如图所示的选择信号结点对话框。按右上侧的“List”按钮，左边的列表框将立即列出所有可以选择的信号结点，然后按中间的“=”按钮，将左边列表框的结点全部选中到右边的列表框。按“OK”按钮，选中的信号将出现在波形编辑器中。,选中的信号将出现在波形编辑器中:,最后通过菜单“File ”“Save ”在弹出的窗口中将波形文件存在以上的同一目录中，文件取名为ym38.scf。,设置输入信号波形波形观察窗左排按钮是用于设置输入信
14、号的，使用时只要先用鼠标在输入波形上拖一需要改变的黑色区域，然后点击左排相应按钮即可。其中，“0”、“l”、“X”、“Z”、“INV”、“G”分别表示低电平、高电平、任意、高阻态、反相和总线数据设置。若是时钟信号，用鼠标点时钟信号的“Value”区域，可以将时钟信号选中。这时时钟信号的波形区域全部变成黑色，按集成环境窗左边上的时钟按钮，出现时钟信号设置对话框，按下“OK”即可设置时钟信号。按集成环境右边的“缩小”按钮，可以缩小波形显示，以便在仿真时能够浏览波形全貌。根据要求将设置输入波形。,运行仿真器进行仿真选择主菜单“MAX+plus II”“Simulator”，按下“Simulator”
15、，出现仿真参数设置与仿真启动窗(如图4.22所示)，这时按下该窗口中的“Start”按钮，即刻进行仿真运算(注意，在启动仿真时，波形文件必须已经存盘)。仿真运算结束后出现如图4.23所示的对话框。对话框中显示“0 errors，0 warnings”，表示仿真运算结束。,仿真结果,编译完成后,您可以利用定时分析器来分析您的项目的性能。定时分析器提供了三种分析模式：,在 MAX+PLUS II 菜单中选择 Timing Analyzer 项，即可打开定时分析器窗口：,2.5 定时分析,传播延迟分析,在 Analysis菜单中选择Delay Matrix项。 选择 Start。则定时分析器立即开始
16、分析您的项目并计算项目中每对连接的节点之间的最大和最小传播延迟。,时序逻辑电路性能分析,在 Analysis 菜单内选择Register Performance项。 选择 Start 就开始进行时序逻辑电路性能分析。,打开信息处理窗口并显示延迟路径,显示被分析的时钟信号的名称,显示制约性能的源节点的名称,显示制约性能的目标节点的名称,显示在给定时钟下，时序逻辑电路要求的最小时钟周期,显示给定的时钟信号 的最高频率,选择 Start， 开始进行时序逻辑性能分析,建立和保持时间分析,在 Analysis菜单中选择 Set/Hold Matrix项。 选择 Start 开始进行建立/保持时间分析。,时间仿真,打开波形编辑器，在 Node 菜单中选择Enter Nodes from SNF ，列出所有的信号，选择您需要的信号，然后画出输入信号的波形，最后将该文件以.scf 的扩展名存盘。 在 MAX+PLUS II 菜单中打开仿真器窗口，按下Start按钮，当仿真器结束工作时，按下Open SCF按钮，您将看到仿真的结果。 您也可以以文本格式(.vec)创建仿真文件，然后打开仿真器窗口，在 file 菜单中选择Input/Output 项，可将 . vec 文件转换成 .scf 文件。,
