《[信息与通信]EDA技术 第03讲 VHDL01概述与结构d》由会员分享，可在线阅读，更多相关《[信息与通信]EDA技术 第03讲 VHDL01概述与结构d（59页珍藏版）》请在金锄头文库上搜索。
1、HYITHYIT第二讲第二讲 VHDL VHDL 之一之一4.1 4.1 硬件描述语言概述硬件描述语言概述 4.2 VHDL4.2 VHDL程序基本结构程序基本结构1HYITHYIT第四章第四章 硬件描述语言硬件描述语言VHDLVHDL4.1 4.1 硬件描述语言概述硬件描述语言概述 4.2 VHDL4.2 VHDL程序基本结构程序基本结构 4.3 VHDL4.3 VHDL的基本数据类型及运算操作符的基本数据类型及运算操作符 4.4 VHDL4.4 VHDL中的顺序语句中的顺序语句 4.5 VHDL4.5 VHDL中的并行语句中的并行语句 4.6 4.6 程序包与库程序包与库 4.7 4.7
2、类属类属 4.8 4.8 子程序子程序 4.9 4.9 基本逻辑电路设计基本逻辑电路设计 4.10 4.10 状态机的状态机的VHDLVHDL设计设计2HYITHYIT内容提要内容提要硬件描述语言概述硬件描述语言概述1 1VHDLVHDL程序基本结构程序基本结构2 23HYITHYIT硬件描述语言概述硬件描述语言硬件描述语言VHDLVHDL到实际电路到实际电路1VHDLVHDL及特点及特点4HYITHYIT硬件描述语言硬件描述语言?常见的常见的HDLHDL有：有：VHDLVHDL、Verilog HDLVerilog HDL、System System VerilogVerilog和和Syst
3、em CSystem C。 ?VHDLVHDL和和Verilog HDLVerilog HDL是作为电子设计主流是作为电子设计主流5HYITHYITVHDLVHDL及特点及特点? V Very high speed integrated ery high speed integrated H Hardware ardware D Description escription L Language anguage ? 是是IEEEIEEE、工业标准硬件描述语言、工业标准硬件描述语言 ? 用语言的方式而非图形等方式描述硬件电路用语言的方式而非图形等方式描述硬件电路什么是VHDL？6HYITHYIT
4、VHDL的发展： ? VHDLVHDL于于19831983年由美国国防部发起创建，由年由美国国防部发起创建，由 IEEEIEEE发展，并于发展，并于19871987年作为年作为“IEEE Std 1076-1987IEEE Std 1076-1987 ”发布。发布。( (简称简称8787版版) ) ? 19931993年年IEEEIEEE对对VHDLVHDL进行修订，从更高层次和进行修订，从更高层次和 系统描述能力上扩展了系统描述能力上扩展了VHDLVHDL的的内容，公布了内容，公布了“ “ IEEE Std 1076-1993IEEE Std 1076-1993 ” ”新标准。新标准。( (
5、简称简称9393版版) )(IEEE)Institute of Electrical and Electronics Engineers 美国电气和电子工程师协会 7HYITHYITVHDL特点:p148 1.支持从系统级到门电路级的多层描述；支持结构 描述、行为描述、数据流描述以及混合描述，但是 目前还不具备描述模拟电路的能力。 2.支持自底向上以及自顶向下的设计；支持层次化 、模块化设计；支持函数、过程及自定义程序包和 库，以便分解大型设计，实现设计共享。 3.支持组合逻辑电路和时序电路；支持延时功能， 使硬件描述更准确。 4.使用类属语句进行参数化设计，使通用器件设计 成为可能。 5.支
6、持断言语句，报告系统信息和错误信息，使仿 真调试更方便。 6.数据类型丰富，安全性好，既有预定义数据类型 ，又可自定义类型。8HYITHYITVHDL的优点?用于设计复杂的、多层次的设计。支持设计库和设计 的重复使用。 ?与硬件独立，一个设计可用于不同的硬件结构，而且 设计时不必了解过多的硬件细节。设计者可以专心致力 于其功能的实现。 ?有丰富的软件支持VHDL的综合和仿真，从而能在设计 阶段就能发现设计中的Bug，缩短设计时间，降低成本 。 ?更方便地向ASIC过渡 ?VHDL有良好的可读性，容易理解。9HYITHYITVHDL与其它计算机语言的区别 运行的基础 计算机语言是在CPURAM构
7、建的平台上运行 VHDL设计的结果是由具体的逻辑、触发器组 成的数字电路 执行方式 计算机语言基本上以串行的方式执行 VHDL在总体上是以并行方式工作 验证方式 计算机语言主要关注于变量值的变化 VHDL要实现严格的时序逻辑关系10HYITHYITC、ASM. 程序CPU指令/数据代码： 010010 100010 1100软件程序编译器COMPILERVHDL/VERILOG. 程序硬件描述语言综合器SYNTHESIZER 为ASIC设计提供的电路网表文件（a a）其它软件语言设计目标流程）其它软件语言设计目标流程（b b）硬件语言设计目标流程硬件语言设计目标流程11HYITHYITVHDL
8、VHDL到实际电路到实际电路原理图/VHDL文本编辑综合FPGA/CPLD 适配FPGA/CPLD 编程下载FPGA/CPLD 器件和电路系统 时序与功能 门级仿真1、功能仿真 2、时序仿真逻辑综合器结构综合器1、isp方式下载 2、JTAG方式下载 3、针对SRAM结构的配置 4、OTP器件编程 FPGACPLD设计流程12HYITHYIT设计输入设计输入与传统的计算机软件语言编辑输入基本一致与传统的计算机软件语言编辑输入基本一致13HYITHYIT综合综合将设计者在将设计者在EDAEDA平台上编辑输入的平台上编辑输入的HDLHDL文本文本( (或原理或原理 图、状态图形描述图、状态图形描述
9、) )，依据给定的硬件结构组件和，依据给定的硬件结构组件和 约束控制条件进行编译、优化、转换和综合，最终约束控制条件进行编译、优化、转换和综合，最终 获得门级电路甚至更底层的电路描述网表文件。获得门级电路甚至更底层的电路描述网表文件。就是将软件描述与给定的硬件结构用某种网表就是将软件描述与给定的硬件结构用某种网表 文件的方式对应起来，成为相应互的映射关系。文件的方式对应起来，成为相应互的映射关系。14HYITHYIT适配适配将由综合器产生的网表文件配置于指定的目标器件中，使将由综合器产生的网表文件配置于指定的目标器件中，使 之产生最终的下载文件之产生最终的下载文件 JEDECJEDEC、Jam
10、Jam格式的文件。格式的文件。 适配所选定的目标器件适配所选定的目标器件( (FPGA/CPLDFPGA/CPLD芯片芯片) )必须属于原综合必须属于原综合 器指定的目标器件系列。器指定的目标器件系列。适配完成后可以利用适配所适配完成后可以利用适配所产生的仿真文件作精确的产生的仿真文件作精确的 时序仿真时序仿真，同时产生可，同时产生可用于编程的文件用于编程的文件。15HYITHYIT时序仿真与功能仿真时序仿真与功能仿真时序仿真时序仿真功能仿真功能仿真就是接近真实器件运行特性的仿真， 仿真文件中己包含了器件硬件特性参数， 因而，仿真精度高。是直接对VHDL、原理图描述或其他 描述形式的逻辑功能进
11、行测试模拟，以了解 其实现的功能是否满足原设计的要求的过程， 仿真过程不涉及任何具体器件的硬件特性。16HYITHYIT编程下载编程下载通常，将对通常，将对CPLDCPLD的下载称为编程的下载称为编程( (Program)Program)，对对 FPGAFPGA中的中的SRAMSRAM进行直接下载的方式称为配置进行直接下载的方式称为配置 ( (Configure)Configure)，但对于对但对于对FPGAFPGA的专用配置的专用配置ROMROM的下载仍的下载仍 称为编程。称为编程。17HYITHYIT硬件测试硬件测试最后是将含有载入了设计的最后是将含有载入了设计的FPGAFPGA或或CPL
12、DCPLD的硬件系统的硬件系统 进行统一测试，以便最终验证设计项目在目标系统进行统一测试，以便最终验证设计项目在目标系统 上的实际工作情况，以排除错误，改进设计。上的实际工作情况，以排除错误，改进设计。18HYITHYITVHDL程序基本结构2一个设计中通常包括的几个部分 II(1) (1) 库库(Library)(Library) II(2) (2) 程序包程序包(Package) (Package) II(3) (3) 实体说明实体说明(Entity Declaration) (Entity Declaration) II(4) (4) 结构体结构体(Architecture Body)(
13、Architecture Body) II(5) (5) 配置配置(Configuration) (Configuration) 19HYITHYITVHDL程序基本结构实体说明：实体说明：描述设计实体的 外部接口信号（即输入/输出 信号）；结构体结构体 用于描述设计实体 的内部电路。包集合包集合 存放各设计模块能 共享的数据类型、常数、子 程序等； 库库 用于存放已编译的实体、 结构体、包集合和配置。配置配置 用于从库中选取所需 元件安装到设计单元的实 体中。 20HYITHYIT实体说明(Entity Declaration) ENTITY 实体名 ISGENERIC ( 类属表 );PO
14、RT ( 端口表 );END ENTITY 实体名; ?描述一个设计的外貌，即定义对外的输入输出接 口以及一些参数。?ENTITY、IS、END是VHDL的关键字（保留字）。一般格式21HYITHYITPORT(端口)说明PORT（端口名，端口名：端口模式 数据类型； 端口名，端口名：端口模式 数据类型）； 端口说明的一般格式为：PORT (a,b: IN STD_LOGIC; y : OUT STD_LOGIC);端口模式端口模式端口数端口数 据类型据类型ayand2b22HYITHYIT端口模式ININ： 数据只能从端口流入实体数据只能从端口流入实体 OUTOUT： 数据只能从端口流出实体
15、数据只能从端口流出实体 INOUTINOUT： 数据从端口流入或流出实体数据从端口流入或流出实体 BUFFERBUFFER： 数据从端口流出实体，同时可被内数据从端口流出实体，同时可被内 部反馈部反馈说明数据通过该端口的方向。 Entity ININOUTOUTINOUTINOUTBUFFERBUFFER23HYITHYITOutOut与与 BufferBuffer的区别的区别 Entity test1 isEntity test1 isportport(a: in std_logic;(a: in std_logic;b,cb,c: out std_logic: out std_logic)
16、; );end test1; end test1;architecture a of test1 is architecture a of test1 isbegin beginb RETURN 1; WHEN 1= RETURN 0; WHEN Z= RETURN Z; END CASE; END invert; END BODY;48HYITHYIT配置（CONFIGURATION）P155 配置的基本格式为：CONFIGURATION 配置名 OF 实体名 IS 配置说明； END 配置名；? 配置语句描述了层与层之间的连接关系，以及 实体与构造体之间的连接关系。?（一个实体（ENTITY）可以有多个构造体）设计 者可以利用配置语句选择不同的构造体，使其与要 设计的实体相对应；?在仿真某一个实体时，可以利用配置选择不同的 构造体进行性能对比实验。49HYITHYITCONFIGURATIO
