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1、微电子学与固体电子学专业优秀论文微电子学与固体电子学专业优秀论文 基于流水线基于流水线 ADCADC 的的 S/HS/H 电路电路的研究的研究关键词：采样保持电路关键词：采样保持电路 时钟馈通时钟馈通 采样开关采样开关 电路设计电路设计摘要：基于高速高精度流水线 ADC 对采样保持电路(S/H)的需求，本文提出了一 种 8bit 50Msps 的采样保持电路设计。对其中的重要模块，包括采样开关、采 样保持放大器、时钟控制电路和电压基准源等进行了详细的讨论和研究。 采 样保持电路中应用了电容底极板采样技术和特殊的时钟控制电路来消除电荷注 入效应对采样精度的影响。在采样开关中应用了虚拟开关技术来消
2、除时钟馈通 效应对采样精度的影响。采用带有采样保持放大器的电路结构有助于改善采样 电路的信噪比和线性度。 整个设计都是基于 CSMC 0.5m 2P3M 混合信号工 艺实现的，包括电路图仿真和版图设计。在版图设计中为了减少器件之间的失 配，应用了共心法，根器件法，虚拟器件法等多种版图的匹配优化技术。 经 仿真分析，放大器的直流增益为 81.35dB；采样开关的建立时间不超过 2ns：开 关的导通电阻小于 505，关断电阻大于 400G；在达到 8bit 的 LSB/2 精度时， 整个采样保持电路的建立时间为 9.1ns，即达到 50Msps 以上。各项指标在所有 comer 下都已达到设计要求
3、。 参数提取后仿真结果与前仿真结果相近，达到 设计要求。正文内容正文内容基于高速高精度流水线 ADC 对采样保持电路(S/H)的需求，本文提出了一种 8bit 50Msps 的采样保持电路设计。对其中的重要模块，包括采样开关、采样 保持放大器、时钟控制电路和电压基准源等进行了详细的讨论和研究。 采样 保持电路中应用了电容底极板采样技术和特殊的时钟控制电路来消除电荷注入 效应对采样精度的影响。在采样开关中应用了虚拟开关技术来消除时钟馈通效 应对采样精度的影响。采用带有采样保持放大器的电路结构有助于改善采样电 路的信噪比和线性度。 整个设计都是基于 CSMC 0.5m 2P3M 混合信号工艺 实现
4、的，包括电路图仿真和版图设计。在版图设计中为了减少器件之间的失配， 应用了共心法，根器件法，虚拟器件法等多种版图的匹配优化技术。 经仿真 分析，放大器的直流增益为 81.35dB；采样开关的建立时间不超过 2ns：开关的 导通电阻小于 505，关断电阻大于 400G；在达到 8bit 的 LSB/2 精度时，整 个采样保持电路的建立时间为 9.1ns，即达到 50Msps 以上。各项指标在所有 comer 下都已达到设计要求。 参数提取后仿真结果与前仿真结果相近，达到 设计要求。 基于高速高精度流水线 ADC 对采样保持电路(S/H)的需求，本文提出了一种 8bit 50Msps 的采样保持电
5、路设计。对其中的重要模块，包括采样开关、采样 保持放大器、时钟控制电路和电压基准源等进行了详细的讨论和研究。 采样 保持电路中应用了电容底极板采样技术和特殊的时钟控制电路来消除电荷注入 效应对采样精度的影响。在采样开关中应用了虚拟开关技术来消除时钟馈通效 应对采样精度的影响。采用带有采样保持放大器的电路结构有助于改善采样电 路的信噪比和线性度。 整个设计都是基于 CSMC 0.5m 2P3M 混合信号工艺 实现的，包括电路图仿真和版图设计。在版图设计中为了减少器件之间的失配， 应用了共心法，根器件法，虚拟器件法等多种版图的匹配优化技术。 经仿真 分析，放大器的直流增益为 81.35dB；采样开
6、关的建立时间不超过 2ns：开关的 导通电阻小于 505，关断电阻大于 400G；在达到 8bit 的 LSB/2 精度时，整 个采样保持电路的建立时间为 9.1ns，即达到 50Msps 以上。各项指标在所有 comer 下都已达到设计要求。 参数提取后仿真结果与前仿真结果相近，达到 设计要求。 基于高速高精度流水线 ADC 对采样保持电路(S/H)的需求，本文提出了一种 8bit 50Msps 的采样保持电路设计。对其中的重要模块，包括采样开关、采样 保持放大器、时钟控制电路和电压基准源等进行了详细的讨论和研究。 采样 保持电路中应用了电容底极板采样技术和特殊的时钟控制电路来消除电荷注入
7、效应对采样精度的影响。在采样开关中应用了虚拟开关技术来消除时钟馈通效 应对采样精度的影响。采用带有采样保持放大器的电路结构有助于改善采样电 路的信噪比和线性度。 整个设计都是基于 CSMC 0.5m 2P3M 混合信号工艺 实现的，包括电路图仿真和版图设计。在版图设计中为了减少器件之间的失配， 应用了共心法，根器件法，虚拟器件法等多种版图的匹配优化技术。 经仿真 分析，放大器的直流增益为 81.35dB；采样开关的建立时间不超过 2ns：开关的 导通电阻小于 505，关断电阻大于 400G；在达到 8bit 的 LSB/2 精度时，整 个采样保持电路的建立时间为 9.1ns，即达到 50Msp
8、s 以上。各项指标在所有 comer 下都已达到设计要求。 参数提取后仿真结果与前仿真结果相近，达到 设计要求。基于高速高精度流水线 ADC 对采样保持电路(S/H)的需求，本文提出了一种 8bit 50Msps 的采样保持电路设计。对其中的重要模块，包括采样开关、采样 保持放大器、时钟控制电路和电压基准源等进行了详细的讨论和研究。 采样 保持电路中应用了电容底极板采样技术和特殊的时钟控制电路来消除电荷注入 效应对采样精度的影响。在采样开关中应用了虚拟开关技术来消除时钟馈通效 应对采样精度的影响。采用带有采样保持放大器的电路结构有助于改善采样电 路的信噪比和线性度。 整个设计都是基于 CSMC
9、 0.5m 2P3M 混合信号工艺 实现的，包括电路图仿真和版图设计。在版图设计中为了减少器件之间的失配， 应用了共心法，根器件法，虚拟器件法等多种版图的匹配优化技术。 经仿真 分析，放大器的直流增益为 81.35dB；采样开关的建立时间不超过 2ns：开关的 导通电阻小于 505，关断电阻大于 400G；在达到 8bit 的 LSB/2 精度时，整 个采样保持电路的建立时间为 9.1ns，即达到 50Msps 以上。各项指标在所有 comer 下都已达到设计要求。 参数提取后仿真结果与前仿真结果相近，达到 设计要求。 基于高速高精度流水线 ADC 对采样保持电路(S/H)的需求，本文提出了一
10、种 8bit 50Msps 的采样保持电路设计。对其中的重要模块，包括采样开关、采样 保持放大器、时钟控制电路和电压基准源等进行了详细的讨论和研究。 采样 保持电路中应用了电容底极板采样技术和特殊的时钟控制电路来消除电荷注入 效应对采样精度的影响。在采样开关中应用了虚拟开关技术来消除时钟馈通效 应对采样精度的影响。采用带有采样保持放大器的电路结构有助于改善采样电 路的信噪比和线性度。 整个设计都是基于 CSMC 0.5m 2P3M 混合信号工艺 实现的，包括电路图仿真和版图设计。在版图设计中为了减少器件之间的失配， 应用了共心法，根器件法，虚拟器件法等多种版图的匹配优化技术。 经仿真 分析，放
11、大器的直流增益为 81.35dB；采样开关的建立时间不超过 2ns：开关的 导通电阻小于 505，关断电阻大于 400G；在达到 8bit 的 LSB/2 精度时，整 个采样保持电路的建立时间为 9.1ns，即达到 50Msps 以上。各项指标在所有 comer 下都已达到设计要求。 参数提取后仿真结果与前仿真结果相近，达到 设计要求。 基于高速高精度流水线 ADC 对采样保持电路(S/H)的需求，本文提出了一种 8bit 50Msps 的采样保持电路设计。对其中的重要模块，包括采样开关、采样 保持放大器、时钟控制电路和电压基准源等进行了详细的讨论和研究。 采样 保持电路中应用了电容底极板采样
12、技术和特殊的时钟控制电路来消除电荷注入 效应对采样精度的影响。在采样开关中应用了虚拟开关技术来消除时钟馈通效 应对采样精度的影响。采用带有采样保持放大器的电路结构有助于改善采样电 路的信噪比和线性度。 整个设计都是基于 CSMC 0.5m 2P3M 混合信号工艺 实现的，包括电路图仿真和版图设计。在版图设计中为了减少器件之间的失配， 应用了共心法，根器件法，虚拟器件法等多种版图的匹配优化技术。 经仿真 分析，放大器的直流增益为 81.35dB；采样开关的建立时间不超过 2ns：开关的 导通电阻小于 505，关断电阻大于 400G；在达到 8bit 的 LSB/2 精度时，整 个采样保持电路的建
13、立时间为 9.1ns，即达到 50Msps 以上。各项指标在所有 comer 下都已达到设计要求。 参数提取后仿真结果与前仿真结果相近，达到 设计要求。 基于高速高精度流水线 ADC 对采样保持电路(S/H)的需求，本文提出了一种 8bit 50Msps 的采样保持电路设计。对其中的重要模块，包括采样开关、采样保持放大器、时钟控制电路和电压基准源等进行了详细的讨论和研究。 采样 保持电路中应用了电容底极板采样技术和特殊的时钟控制电路来消除电荷注入 效应对采样精度的影响。在采样开关中应用了虚拟开关技术来消除时钟馈通效 应对采样精度的影响。采用带有采样保持放大器的电路结构有助于改善采样电 路的信噪
14、比和线性度。 整个设计都是基于 CSMC 0.5m 2P3M 混合信号工艺 实现的，包括电路图仿真和版图设计。在版图设计中为了减少器件之间的失配， 应用了共心法，根器件法，虚拟器件法等多种版图的匹配优化技术。 经仿真 分析，放大器的直流增益为 81.35dB；采样开关的建立时间不超过 2ns：开关的 导通电阻小于 505，关断电阻大于 400G；在达到 8bit 的 LSB/2 精度时，整 个采样保持电路的建立时间为 9.1ns，即达到 50Msps 以上。各项指标在所有 comer 下都已达到设计要求。 参数提取后仿真结果与前仿真结果相近，达到 设计要求。 基于高速高精度流水线 ADC 对采
15、样保持电路(S/H)的需求，本文提出了一种 8bit 50Msps 的采样保持电路设计。对其中的重要模块，包括采样开关、采样 保持放大器、时钟控制电路和电压基准源等进行了详细的讨论和研究。 采样 保持电路中应用了电容底极板采样技术和特殊的时钟控制电路来消除电荷注入 效应对采样精度的影响。在采样开关中应用了虚拟开关技术来消除时钟馈通效 应对采样精度的影响。采用带有采样保持放大器的电路结构有助于改善采样电 路的信噪比和线性度。 整个设计都是基于 CSMC 0.5m 2P3M 混合信号工艺 实现的，包括电路图仿真和版图设计。在版图设计中为了减少器件之间的失配， 应用了共心法，根器件法，虚拟器件法等多
16、种版图的匹配优化技术。 经仿真 分析，放大器的直流增益为 81.35dB；采样开关的建立时间不超过 2ns：开关的 导通电阻小于 505，关断电阻大于 400G；在达到 8bit 的 LSB/2 精度时，整 个采样保持电路的建立时间为 9.1ns，即达到 50Msps 以上。各项指标在所有 comer 下都已达到设计要求。 参数提取后仿真结果与前仿真结果相近，达到 设计要求。 基于高速高精度流水线 ADC 对采样保持电路(S/H)的需求，本文提出了一种 8bit 50Msps 的采样保持电路设计。对其中的重要模块，包括采样开关、采样 保持放大器、时钟控制电路和电压基准源等进行了详细的讨论和研究。 采样 保持电路中应用了电容底极板采样技术和特殊的时钟控制电路来消除电荷注入 效应对采样精度的影响。在采样开关中应用了虚拟开关技术来消除时钟馈通效 应对采样精度的影响。采用带有采样保持
