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1、基于可编程芯片及数字信号 处理器的微机保护硬件平台设计方案成敬周 ? 张 ? 举 ? 康 ? 怡 ? 陈 ? 琛? 姚国珍( 华北电力大学电气工程学院 ? 071003)? ? 摘? 要 ? 微机保护经历多年发展后, 系统各方面的性能都有了跨越式的发展。随着微电子技术的进步, 出现了 DSP 以及 CPLD/ FPGA 等高集成度、超大规模的芯片。本文将探讨 CPLD/ FPGA 与 DSP 的各种组成方式构成的保护设计方案,包括 DSP 的外围芯片式专用信号处理芯片式及片上系统 ( SOC) 式,并提出多 DSP 控制式的设计方案。分析了各种方式的典型配置,给出详细的比较及应用场合。 ? ?
2、 关键词 ? 微机保护? DSP ? CPLD? FPGA? 片上系统1? 引言近年来微机保护领域不断涌现出一些新理论和算法诸如暂态保护、人工智能保护、自适应保护、小波分析等使得原有的保护硬件将难以胜任;另外,保护工程师在设计产品时, 一般采用自底向上的设计方法, 即先查 IC 的技术手册,搭好硬件电路,经过逻辑、时序仿真后交到软件工程师手中进行功能级描述即保护的设计, 一旦硬件逻辑不对,又得从底层电路重新设计, 造成了极大的风险。随着微电子技术的发展 ,特别是超深亚微米( Very Deep Sub -Micron, VDSM) 工艺的引入,该领域出现了可编程逻辑器件 ( Programma
3、ble LogicDevice,PLD) 和数字信号处理器 ( Digital SignalProcessor,DSP) ,由于这些器件处理信息快速、可靠, 其软硬件协同设计的方法又动摇了传统自下而上的设计理念, 使得该技术的推广非常迅速。但现阶段由于技术水平、开发手段的原因,各种PLD+ DSP 的构成方式将短期共存,本文将给出各种典型的配置方案及其附加方案,包括已上市的和处于开发阶段的, 并分析其发展趋势。2? PLD 及 DSP 简介2?1? PLD简介 1, 2PLD 是一种数字集成电路的半成品,在其芯片上按一定排列方式集成了大量的门和触发器等基本逻辑单元, 使用者利用开发工具进行加工
4、, 即按设计要求将片内单元连接起来,使之完成某个逻辑操作或系统功能。PLD 可分为CPLD 和FPGA 两大类。CPLD 是复杂的 ( complex) PLD,指集成规模大于 1000 门以上的可编程器件。一个典型的 CPLD 由若干个大块通用逻辑块 ( Generic Logic Blocks, GLB) 及 I/O 组成, GLB 由可编程与阵列、固定或阵列组成,CPLD 的编程方式为 ROM 型。典型的现场可编程门阵列 ( Field Programmable Gate Array,FPGA)则由门、触发器组成的逻辑元胞 ( cell) 构成,逻 辑元胞又由可编程配置接口 ( Prog
5、rammable Inter -connect, PI) 互联,基于 RAM 编程方式。由于 FPGA 具有较多的触发器和较强的布线能力,涉及数据型系统将采用此芯片; 而 CPLD是大单元逻辑, 其系统逻辑复杂,输入变量多,但触发器少,比较适合逻辑型系统。另外 FPGA/ CPLD具有软件布线的能力,并支持在系统可编程 ( InSystem Programmable,ISP) ,使得保护的设计可以自顶向下, 从保护功能的描述开始, 最后进行版图级设计,降低了风险,缩短了产品的上市时间。比较典型的 CPLD/ FPGA 有 Altera 公司的 APEX、FLEX、MAX、ACEX 系列,Xil
6、inx 公司的 XC3x/4x 系列,及 Lattice 的 ISP LSI5/ 6/ 7x 系列。2?2? DSP简介 3DSP 是一种具有特殊结构的微处理器,拥有程序、数据总线分开的改进哈佛结构,具有 2 8级不同深度的流水线技术,具有 1 2 个硬件乘法?78?电工技术杂志? 2004 年第 12期? 电力电气 ?器及特殊的 DSP 指令系统,因此非常适合实时信号处理。典型产品有 T I 公司的 TMS320 系列、Motorola 公司的 MC56/ 96 系列、AD 公司的 ADSP 系列。在保护装置中广泛应用的是 TMS320C3XDSP,32 位浮 点 运算 以提 高 精度,其工
7、 作 在30MIPS/ 60MFLOPS 下, 具有较快的运算速度。3? CPLD/ FPGA与 DSP 的各种构成方案3?1? CPLD+ 单 DSP 构成方案在这种方式下,由 CPLD 构成 DSP 的外围接 口电路。目前,该方式已经在国内外厂家广泛应用4。图 1 为此种方式保护的典型配置,其中CPLD1 扩展了 DSP 控制逻辑信号, 如各芯片的片选使能、读写控制、逻辑判断、时序分离、地址分 配等功能,CPLD2 只作为开关量输入、输出 ( 各16 路) 与数据总线 ( 低 16 路) 的转换。图 1? CPLD 构成 DSP 外围芯片式DSP 虽然算法处理上功能强大,但其控制功 能较弱
8、;而 CPLD 本身不具有内部寄存器, 虽可用其逻辑块实现寄存器,但将耗费大量的 CPLD 资源,CPLD 的强项在于时序和逻辑控制。本模式正 好充分利用了两者的优点。另外,当总线宽度不匹配时,采用文献 5 方法去掉总线 ? 的连接,此时 CPLD1 将通过总线位数转换映射 DSP 的 I/ O 设 备空间及内存,大大提高了 DSP 外设访问能力。例如,定点 DSP ( 如 TMS320C2X 系列 16 位数据、地址总线宽度) 比浮点 DSP ( 如 TMS320C3X 系列 24 位地址、32 位数据总线) 访问空间少的情况下,可以优先考虑。在 CPLD 构成 DSP 的 外围芯片的方式中
9、, CPLD 可以灵活构成, 在插件上缺少一些硬件控制资源时,就可利用该种构成方式。图 2 所示为在DSP 外部用 CPLD 构成数据采集系统的应用6, 该方式应用范围也较广,可以应用于多条出线的母线差动保护及 ? 一对 N? 方式的低压线路保护。将多个A/ D 转换单元通过 CPLD 映射到 DSP 的 I/ O地址空间, 利用 CPLD 屏蔽 A/ D 转换的初始化以及读写操作过程。图 2? 数据采集系统框架用该方式开发装置时,把所需的布线方式、逻辑控制、时序关系通过 EDA 软件 ( 如 Max+ plus?) 编程、仿真和综合后烧入芯片,并且在制好PCB 板后, 还可以更改相应的布线逻
10、辑。由于采 用了CPLD, 使得PCB 板的布线变得简单。另外软件编程可带保密位, 未经授权布线逻辑无法读出,因而产品的产权受到了保护。 显然,这种方式充分利用了 DSP 资源,但DSP 指令串行执行的弊端制约了其速度的进一步提高。这种方式的发展方向是将以高性能精简指令系统计算机 ( RISC) 结构和单片机并行计算结构 ( T ransport) 为主导, 完成硬件上的并行处理系统操作。另外可以采用实时多任务 ( RTOS) 平台,使 DSP 从计算引擎转变为主流控制、多状态、动态进程、同步消息传送等功能, 并在开发平台上建立 完善且优化的子程序库, 使得保护设计面向对象化。3?2? CPL
11、D+ 多 DSP 构成方案现在流行的线路保护装置的每块保护插件可以 实现一种功能, 如在超高压线路保护中有高频、距离、零序,以 3取 2的方式出口跳闸。而如今一些新保护原理的推广如暂态保护、神经网络保护, 利用单片 DSP 难以胜任复杂的算法和程序处理,此时可以在一块保护插件中植入多种保护DSP ( 设有K 种) , 每片 DSP 将作为保护专用芯片实现一种原理, 若有 I 块插件时, 使得保护可以以 K * I 取N( K * I N ) 出口, 增加了保护判据的冗余度。每块 DSP 片内 RAM、高速缓存 ( Cache) 将保证其运算的快速性, 图 3 所示为单块保护插件原理图。该构成方
12、式用 CPLD 实现总线或 UMA 型网状互联, 与方式一不同的是,CPLD 不再是附属于 DSP逻辑的芯片, 而是控制 DSP 进程的主芯片。?79?基于可编程芯片及数字信号处理器的微机保护硬件平台设计方案?电工技术杂志? 2004 年第 12 期图 3? CPLD 控制 DSP 方式利用 CPLD 实现 DSP 的仲裁逻辑,可以随意设定各保护的动作优先级。如为总线式, 则可以采用问答逻辑仲裁方式。在保护运行现场可以通过更改软件控制字投切若干种保护 ( 即现场调入子程序烧入 CPLD) , 由于 CPLD 的 I/ O 的延时小于 5ns,可以很好的和 DSP 时序配合,这种构成方式也称为多
13、 DSP 的并行处理方式。该方式同时也可以把 保护功能和人机界面等功能分开,由不同的 DSP分别承担电气量的采集与变换、保护算法指令执行、人机对话和打印输出、与上位机通信、数字量输入和处理,各 DSP 由 CPLD 总协调控制。以上模式使保护装置的成本会随芯片构成增多而急剧加大,但保护的可靠及快速性有了更好的保障, 因此也将是用硬件实现保护新原理的重要手段。以上两种构成方式中,DSP 都将承担从软件滤波、滤序到保护判据整个算法流程的执行。但传统微控制器 MCU 有一些不可克服的缺点和弱点。由于 MCU 的工作方式是通过内部 CPU 逐条执行软件指令来完成各种运算和逻辑功能,因此再高的工作频率下
14、指令执行效率都会降低, 特别对数据量 大, 数据预处理要求较高的场合,MCU 都将难以胜任。另外, 任何 MCU 的工作初始都必须经历复位过程,在工作电平有某种干扰性突变时,MCU的复位设置将成为系统不可靠工作的重要因素。MCU 另一致命弱点是程序的 ? 跑飞? 和 ? 死机?。在方式二中虽然增加了硬件可靠性, 却没有从本质上解决 MCU 的弱点。但 CPLD/ FPGA 却有本质不同,其可以设计成专用并行处理模式,使速度得到很大提高, 并且在设计中只须利用简单的语句将闲置状态导入同一初始入口, 就能有效防止 ? 死机?。3?3? FPGA 作为 DSP 的数据处理模块图 4即为这种构成方式的
15、 DSP 前向通道部分,其余构成可参考方式一。FPGA 将构成数字信号处理的专用模块承担数字滤波的实现及保护特征量的提取,应用场合涉及近年涌现的小波、分形等复杂 算法, 尤其在单片 DSP 上难以实现的时候。这种构成方式的 FPGA 相当于一块特殊用途的 DSP( 如 Inmos公司的 IMSA100) , 后者可以完成 FFT、FIR 滤波、卷积等功能,有些文献 7, 8也称之为 DSP 的协处理模块,并出现了专门的协处理模块的设计实例9,10。在设计 FPGA 处理芯片时,将充分考虑指令执行的并行性, 使得处理速度得到几 个数量级的提高。图 4? 基于 FPGA 的数据预处理系统但由于 D
16、SP 有硬件乘法器等相应技术,如 TMS320C32 一次乘法累加时间只为 33?3ns, 并使用 4 级流水线技术,传统保护中进行一次 12 点全周付氏算法为 0?4?s,完成所有 U,I,Z 的计算为几微秒,而不必用协处理器来增加成本, 即使采 用卡尔曼滤波方法迭代一次计算 5 个电压量 ( 取两状态变量) 、4 个电流量 ( 取三状态变量) 也只需要 44 次乘加运算, 用 DSP 实现就能满足算法实时性的要求。 对于有特殊要求的复杂递归滤波和复杂算法兼有时,低层的信号滤波预处理的数据量大, 对处理速度的要求高, 但运算结构相对比较简单, 则适于 用 FPGA 进行硬件实现,这样能同时兼顾速度及灵活性。高层处理算法的特点是所处理的数据量较低层算法少, 但算法的控制结构复杂, 适用于运算速度高、寻址方式灵活、通信机制强大的 DSP 芯 片来实现,也即是本方式提及的模式。以基于故障产生 的暂态高频 分量的边 界保护判 据实现为例 11,12,由于区分线路内外部故障的信号频率在 100kHz 左右,采样频率必须高达 200kHz 以上,采集各相
