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1、4.3 8086/8088 CPU的引脚信号和工作模式主要内容n 最小模式下的基本引脚和总线形成n 最小模式下的总线时序 4.3.1 8086/8088的引脚信号和总线形成n外部特性表现在其引脚信号上，学习 时请特别关注以下几个方面： 引脚的功能 信号的流向 有效电平 三态能力指引脚信号的定义、 作用；通常采用英文 单词或其缩写表示信号从芯片向外输出 ，还是从外部输入芯 片，或者是双向的起作用的逻辑电平 高、低电平有效 上升、下降边沿有效输出正常的低电平、 高电平外，还可以输 出高阻的第三态4.3.1.1 8086/8088的两种工作模式n两种工作模式构成两种不同规模的应用系统n最小工作模式n
2、系统中只有8086/8088一个微处理器。n所有的总线控制信号都直接由8086/8088产生。n最大工作模式n构成较大规模的应用系统，系统中包含两个或多个微处 理器，其中8086/8088是主处理器，其他的处理器称为 协处理器。和8086/8088配合使用的协处理器主要有两 个：数值运算协处理器8087和输入/输出协处理器8089 。n8086/8088和总线控制器8288等共同形成总线控制信 号。4.3.1.1 8086/8088的两种工作模式（续 ）n两种模式利用MN/MX*引脚区别nMN/MX*接高电平为最小工作模式nMN/MX*接低电平为最大工作模式n两种模式下的内部操作并没有区别nI
3、BM PC/XT采用最大模式n本节以最小模式展开基本原理通常在信号名称加 上划线（如：MX）或星号（如：MX*） 表示低电平有效8088的引脚图1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 2040 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCC（5V） A15 A16 / S3 A17 / S4 A18 / S5 A19 / S6 SS0* (HIGH)
4、MN / MX* RD* HOLD (RQ*/ GT0*) HLDA (RQ* /GT1*) WR* (LOCK*)IO/M * ( S2* ) DT / R* ( S1* ) DEN* ( S0 ) ALE ( QS0 ) INTA* ( QS1 ) TEST* READY RESET80884.3.1.2 最小模式的引脚信号n数据和地址引脚n读写控制引脚n中断请求和响应引脚n总线请求和响应引脚n其它引脚1. 数据和地址引脚AD7AD0（Address/Data）n地址/数据分时复用引脚，双向、三态n在访问存储器或外设的总线操作周期中 ，这些引脚在第一个时钟周期输出存储 器或I/O端口的低8
5、位地址A7A0n其他时间用于传送8位数据D7D0 1. 数据和地址引脚（续1）A15A8（Address） n中间8位地址引脚，输出、三态n这些引脚在访问存储器或外设时，提供 全部20位地址中的中间8位地址A15A81. 数据和地址引脚（续2）A19/S6A16/S3（Address/Status）n地址/状态分时复用引脚，输出、三态n这些引脚在访问存储器的第一个时钟周 期输出高4位地址A19A16n在访问外设的第一个时钟周期全部输出 低电平无效n其他时间输出状态信号S6S32. 读写控制引脚ALE（Address Latch Enable）n地址锁存允许，输出、三态、高电平有 效nALE引脚
6、高有效时，表示复用引脚： AD7AD0和A19/S6A16/S3正在传送 地址信息n由于地址信息在这些复用引脚上出现的 时间很短暂，所以系统可以利用ALE引 脚将地址锁存起来2. 读写控制引脚（续1）IO/M*（Input and Output/Memory ） nI/O或存储器访问，输出、三态n该引脚输出高电平时，表示CPU将访问 I/O端口，这时地址总线A15A0提供16 位I/O口地址n该引脚输出低电平时，表示CPU将访问 存储器，这时地址总线A19A0提供20位 存储器地址 2. 读写控制引脚（续2）WR*（Write） n写控制，输出、三态、低电平有效n有效时，表示CPU正在写出数据
7、给存储 器或I/O端口 RD*（Read）n读控制，输出、三态、低电平有效n有效时，表示CPU正在从存储器或I/O端 口读入数据 2. 读写控制引脚（续3）nIO/M*、WR*和RD*是最基本的控制信 号n组合后，控制4种基本的总线周期总线周期IO/M*WR*RD*存储器读低高低 存储器写低低高 I/O读高高低 I/O写高低高2. 读写控制引脚（续4）READY n存储器或I/O口就绪，输入、高电平有效n在总线操作周期中，8088 CPU会在第3个时钟 周期的前沿测试该引脚n如果测到高有效，CPU直接进入第4个时钟周期n如果测到无效，CPU将插入等待周期TwnCPU在等待周期中仍然要监测REA
8、DY信号， 有效则进入第4个时钟周期，否则继续插入等 待周期Tw。 2. 读写控制引脚（续5）DEN*（Data Enable） n数据允许，输出、三态、低电平有效n有效时，表示当前数据总线上正在传送数据， 可利用他来控制对数据总线的驱动 DT/R*（Data Transmit/Receive）n数据发送/接收，输出、三态n该信号表明当前总线上数据的流向n高电平时数据自CPU输出（发送）n低电平时数据输入CPU（接收） 2. 读写控制引脚（续6）SS0*（System Status 0） n最小模式模式下的状态输出信号n它与IO/M*和DT/R*一道，通过编码指 示CPU在最小模式下的8种工作
9、状态： 1. 取指5. 中断响应 2. 存储器读 6. I/O读 3. 存储器写 7. I/O写 4. 过渡状态 8. 暂停3. 中断请求和响应引脚INTR（Interrupt Request） n可屏蔽中断请求，输入、高电平有效n有效时，表示请求设备向CPU申请可屏 蔽中断n该请求的优先级别较低，并可通过关中 断指令CLI清除标志寄存器中的IF标志 、从而对中断请求进行屏蔽3. 中断请求和响应引脚（续1）INTA*（Interrupt Acknowledge） n可屏蔽中断响应，输出、低电平有效n有效时，表示来自INTR引脚的中断请求 已被CPU响应，CPU进入中断响应周期n中断响应周期是连
10、续的两个，每个都发 出有效响应信号，以便通知外设他们的 中断请求已被响应、并令有关设备将中 断向量号送到数据总线 3. 中断请求和响应引脚（续2）NMI（Non-Maskable Interrupt） n不可屏蔽中断请求，输入、上升沿有效n有效时，表示外界向CPU申请不可屏蔽中断n该请求的优先级别高于INTR，并且不能在CPU内 被屏蔽n当系统发生紧急情况时，可通过他向CPU申请不 可屏蔽中断服务主机与外设进行数据交换通常采用可屏蔽中断不可屏蔽中断通常用于处理掉电等系统故障4. 总线请求和响应引脚HOLDn总线保持（即总线请求），输入、高电平有效n有效时，表示总线请求设备向CPU申请占有总线n
11、该信号从有效回到无效时，表示总线请求设备对 总线的使用已经结束，通知CPU收回对总线的控 制权 DMA控制器等主控设备通过HOLD申请占用系统总线（通常由CPU控制）4. 总线请求和响应引脚（续1）HLDA（HOLD Acknowledge）n总线保持响应（即总线响应），输出、高电平 有效n有效时，表示CPU已响应总线请求并已将总 线释放n此时CPU的地址总线、数据总线及具有三态 输出能力的控制总线将全面呈现高阻，使总线 请求设备可以顺利接管总线n待到总线请求信号HOLD无效，总线响应信号 HLDA也转为无效，CPU重新获得总线控制权 5. 其它引脚RESETn复位请求，输入、高电平有效n该信
12、号有效，将使CPU回到其初始状 态；当他再度返回无效时，CPU将重 新开始工作n8088复位后CSFFFFH、IP0000H ，所以程序入口在物理地址FFFF0H5. 其它引脚（续1）CLK（Clock） n时钟输入n系统通过该引脚给CPU提供内部定时信 号。8088的标准工作时钟为5MHznIBM PC/XT机的8088采用了4.77MHz的 时钟，其周期约为210ns 5. 其它引脚（续2）Vccn电源输入，向CPU提供5V电源 GNDn接地，向CPU提供参考地电平 MN/MX*（Minimum/Maximum）n模式选择，输入n接高电平时，8088引脚工作在最小模式 ；反之，8088工作
13、在最大模式 5. 其它引脚（续3）TEST*n测试，输入、低电平有效n该引脚与WAIT指令配合使用n当CPU执行WAIT指令时，他将在每个时钟周 期对该引脚进行测试：如果无效，则程序踏步 并继续测试；如果有效，则程序恢复运行n也就是说，WAIT指令使CPU产生等待，直到 引脚有效为止n在使用协处理器8087时，通过引脚和WAIT指 令，可使8088与8087的操作保持同步 “引脚”小结CPU引脚是系统总线的基本信号 可以分成三类信号：n8位数据线：D0D7n20位地址线：A0A19n控制线：nALE、IO/M*、WR*、RD*、READYnINTR、INTA*、NMI，HOLD、HLDAnRE
14、SET、CLK、Vcc、GND有问题！有问题！“引脚”提问n提问之一： CPU引脚是如何与外部连接的呢 ？ n解答：总线形成（第4.3.1.3节 ）n提问之二： CPU引脚是如何相互配合， 实现总线操作、控制系统工作的呢？n解答：总线时序（第4.3.2节）4.3.1.3 最小模式的典型配置和总线形成AD7AD0A15A8A19/S6A16/S3+5V8088ALE8282 STB系统总线信号A19A16A15A8A7A0D7D0IO/M* RD* WR*8282 STB8282 STB8286T OE*MN/MX* IO/M* RD* WR*DT/R* DEN*OE*OE*OE*（1）20位地
15、址总线 采用3个三态透明锁存器8282进行锁存和驱动 （2）8位数据总线 采用数据收发器8286进行驱动 （3）系统控制信号 由8088引脚直接提供Intel 82868位双向缓冲器 控制端连接在一起， 低电平有效 可以双向导通 输出与输入同相OE*0，导通T1 ABT0 AB OE*1，不导通每一位都是一个双向三态门， 8位具有共同的控制端三态缓冲锁存器（三态锁存器）TAD QCB锁存环节缓冲环节Intel 8282具有三态输出的 TTL电平锁存器STB 电平锁存引脚 OE* 输出允许引脚每一位都是一个三态锁存器， 8个三态锁存器的控制端连在一起4.3.1.3 最小模式的典型配置和总线形成A
16、D7AD0A15A8A19/S6A16/S3+5V8088ALE8282 STB系统总线信号A19A16A15A8A7A0D7D0IO/M* RD* WR*8282 STB8282 STB8286T OE*MN/MX* IO/M* RD* WR*DT/R* DEN*OE*OE*OE*（1） 20位地址总线的形成n采用3个8282进行锁存和驱动nIntel 8282是三态透明锁存器，类似 有Intel 8283和通用数字集成电路芯片 373n三态输出：n输出控制信号有效时，允许数据输出；n无效时，不允许数据输出，呈高阻状态n透明：锁存器的输出能够跟随输入变 化 （2） 8位数据总线的形成n采用数据收发器8286进行双向驱动 nIntel 8286是8位三态双向缓冲器，类 似功能的器件还有Intel 8287、通用数 字集成电路245等n另外，接口电路中也经常使用三态单向 缓冲器，例如通用数字集成电路244就 是一个常用的
