数字存储示波器

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1、20072007 年年 C C 题题 数字存储示波器数字存储示波器本题设计一个数字存储示波器，以 Xilinx 公司 20 万门 FPGA 芯片为核心， 辅以必要的外围电路（包括信号调理、采样保持、内部触发、A/D 转换、D/A 转 换和 I/O 模块），利用 VHDL 语言编程，实现了任意波形数字存储示波器数字存储示波器摘要摘要本题设计一个数字存储示波器，以 Xilinx 公司 20 万门 FPGA 芯片为核心， 辅以必要的外围电路（包括信号调理、采样保持、内部触发、A/D 转换、D/A 转换和 I/O 模块），利用 VHDL 语言编程，实现了任意波形的单次触发、连续 触发和存储回放功能，并

2、按要求进行了垂直灵敏度和扫描速度的挡位设置。信 号采集时，将外部输入信号经信号调理模块调节到 A/D 电路输入范围，经 A/D 转换后送入 FPGA 内部的双口 RAM 进行高速缓存，并将结果通过 D/A 转换送 给通用示波器进行显示，完成了对中、低频信号的实时采样和高频信号的等效 采样和数据存储回放。经测试，系统整体指标良好，垂直灵敏度和扫描速度等 各项指标均达到设计要求。关键词：关键词：FPGA 实时采样实时采样 等效采样等效采样 一、方案一、方案选择与论证选择与论证 数字存储示波器系统由信号调理电路、采样保持电路、触发电路、 A/D、D/A、X 输出电路、Y 输出电路、控制处理器等组成。

3、 方案一：采用 80C51 单片机为控制核心，其系统框图如图 1。对输入信号 进行放大或衰减后，用外接触发电路产生触发信号，通过 A/D 转换将模拟信号 转换成数字信号，再通过单片机将数据锁存至外部 RAM，然后由单片机控制将 数据送至 D/A 输出。 图 1 方案一系统框图 这种方案结构较为简洁，但在满足题目的实时采样频率的要求下，A/D 的 最高采样速度达 1MHz，由普通单片机直接处理这样速率的数据难以胜任，采 用高档单片机甚至采用 DSP 芯片，将大大增加开发的难度。而且目前常用的外接 RAM 芯片时钟周期一般为 40MHz50MHz，难以达到高速数据存储的要求。方案二：用 FPGA

4、可编程逻辑器件作为控制及数据处理的核心，外接触发 电路实现触发功能，利用 FPGA 的层次化存储器系统结构，使用 FPGA 内部集 成的基本逻辑功能块配置成双端口同步 RAM 对采集信号进行存储，完成设计 指标。其系统框图如图 2。图 2 方案二系统框图 由于 FPGA 可在线编程，因此大大加快了开发速度。电路中的大部分逻辑 控制功能都由单片 FPGA 完成，多个功能模块如采样频率控制模块、数据存储 模块都集中在单个芯片上，大大简化了外围硬件电路设计，增加了系统的稳定 性和可靠性。FPGA 的高速性能比其他控制芯片更适合于高速数据采集和处理， 而且使用 FPGA 内部存储模块完成输入信号的量化

5、存储，在存储速度上有着外 接 RAM 无法比拟的优势。 综上所述比较可知，方案二既可满足题设基本要求又能充分发挥扩展部分， 电路简单，易于控制，所以采用该方案。 二、理论分析与计算二、理论分析与计算 1、采样方式的选择、采样方式的选择 设计要求示波器输入频率范围较宽，并且实时采样频率只有 1MHz，因此要 采用等效采样和实时采样两种采样方式。实时采样是利用 A/D 时钟对信号直接 采样，按照采样定理，采样速率必须高于信号中最高频率的两倍。等效采样是 指对多个信号周期连续采样来复现一个信号波形，采样系统能以扩展的方式复 现频率大大超过实时采样频率的信号波形。题目要求最高实时采样速率小于等 1MS

6、a/s，实时采样通常采取每周期采 20 个点的方法以保证取到一个完整的信号 波形。本设计采用 50KHz 作为两种采样方式的分界频率，信号频率低于 50KHz 时采用实时采样方式，当信号频率 50KHz 和 10MHz 之间时采用等效采样方式。 题目要求等效采样速率不小于 200 MSa/s，而被测周期信号的最大频率为 10MHz，采一个点所需间隔的周期数=等效采样速率/被测周期信号频率，则等效 采样时至少需要每 20 个信号周期采样一个点才能实现等效采样数率大于等于 200MHz。 2、垂直灵敏度分析、垂直灵敏度分析 设计要求垂直灵敏度分为 1V/div、0.1V/div、2mV/div 三

7、档，垂直刻度为 8 div。 A/D 转换器的输入信号电压幅度为 04V，当示波器满刻度显示时，被 测信号的幅度将分别为： VI11V/div8div=8V，VI2=0.1V/div8div=0.8，VI3=2mv/div8div=16mV。A/D 转换器的满刻度输入值为 VMAX=4V，程控放大器电路的增益 ANVMAX / VIN， 其中 N1、2、3，对应于 3 挡不同垂直灵敏度的增益分别为： A14/80.5；A24/0.85；A34/0.016250。从 5 倍增益到 250 倍增益所跨越的增益范围非常大，大跨度增益自动调节 是程控增益放大电路设计的一个难点，本系统通过软件编程实现增

8、益的步进， 很好的解决了这个问题，具体分析见软件详细设计部分。 3、扫描速率分析、扫描速率分析 A/D 的转换速率取决于被测信号的频率范围，或 DSO 对扫描速度的要求， 设计要求扫描速度含 20ms/div、2s /div、100 ns/div 三挡，并且水平显示分辨 率大于等于 20 点/div，因此对应的采样速率是 1ms/点、0.1s /点、5 ns/点，即 要求 A/D 的等效采样的最高转换速率高于 200MSa/s，题目要求 A/D 的最高转 换速率不高于 1MSa/s，设计中采用等效采样的方法来实现 100 ns/div 、2s /div 两挡的扫描。 三、硬件电路设计三、硬件电

9、路设计 系统硬件连接图如图 3 所示。图 3 系统硬件连接图 1、FPGA 最小系统板设计最小系统板设计 FPGA 最小系统板采用的是 Xilinx 公司 SpartanII 系列的 XC2S200-PQ208 型 20 万门芯片，其配置芯片为 Xilinx 公司的专用配置 PROM 芯片 XCF02S， 以实现加电自动配置。核心板采用 5V 输入，板上有两块 LM317 电源芯片分别 输出 3.3V 和 2.5V 电压。板上采用 100MHz 有源晶振，通过内部倍频系统工作 时钟可高达 200MHz，满足高速设计要求。核心板 140 只 I/O 口全部引出，非 常便于与外围器件的连接及系统的

10、扩展。FPGA 最小系统框图如附录 1 所示。 2、信号调理、信号调理电路设计电路设计 AD 转换电路对输入模拟信号的幅度范围有一定的要求，因此被测信号输 入 A/D 前需要进行信号调理。信号调理电路组成框图如图 4 所示。图 4 信号调理电路组成框图 （1）衰减电路设计）衰减电路设计 信号衰减幅度由 FPGA 通过功率驱动芯片 ULN2803 来控制。ULN2803 控 制继电器的通断，决定了电阻分压网络的衰减倍数，衰减网络电路原理图如附 录 2 所示。 设计任务要求数字示波器的输入阻抗大于 1M，在此电路中设计输入电阻 R1+R2=1M，衰减 10 倍则有：R1 =100K，R2=900K

11、。电容 C1，C2 在衰减 器中起补偿作用，以改善频率响应，避免自激。 设计采用 ADI 公司的高性能 FET 输入单电压反馈运算放大器 AD8065 构成 电压跟随电路实现阻抗变换，提高衰减电路输出阻抗。同时，为了防止过载时器件的损坏，系统中设计了由四个限幅稳压二极管和电阻构成的过载保护电路， 将输入信号电压值限制在2V 的范围之间，限幅稳压电路图见附录 3 所示。 （2）放大电路设计）放大电路设计 程控增益宽带放大电路由增益变化范围线性连续可调的可控增益放大器 AD603 组成。通过 FPGA 结合 8 位 D/A 转换芯片 CA3338E 对两片 AD603 引脚 端 1 的电压进行控制

12、，可获得2060dB 范围的增益，远远大于题目 250 倍 的放大要求，两级输出最大电压在 4V 左右。两片 AD603 构成的程控增益控制 放大电路如附录 4 所示。 3、触发电路设计、触发电路设计 数字存储示波器中触发电路的作用是：在满足触发条件时开始对采集的数 据按规定的起点地址进行存储和显示。触发电路如附录 5 所示。 高速比较器选用响应时间为 20ns 的高速低功率快速采样保持放大器 LM360。电阻 R2、R3 用于调节或选择触发电平，分别为 3K 和 2K，后者为 可调电位器，可以在 02V 范围内任意选择触发电平。 4、取样保持电路、取样保持电路 取样保持芯片选用 AD 公司生

13、产的快速采样保持放大器 AD781。AD781 的 快速采样时间为 700ns，满足题目对实时采样速率小于等于 1MSa/s 的要求，采 用自校舍正结构，具有极小的保持模式误差，保持误差仅为 0.01V/s。同时该 芯片无需外接元件与外部调整，具有很好的线性和优良的直流和动态性能，十 分适用于高速 AD 转换器的前端电路。AD781 的输入信号幅度范围为 12V12V，采用12V 直流稳压电源供电，内部功能和引脚图如附录 6 所 示。 5、A/D 转换电路转换电路 设计中采用 ADI 公司生产的快速 A/D 转换芯片 AD9224。AD9224 为 28 脚 SOIC 和 SSOP 封装的模/

14、数转换器；内部采用闪烁式 AD 及多级流水线式结 构，因而不失码，使用方便、准确度高；在单一5V 电源下，它的功耗仅有 376mW，信噪比与失真度为07dB，完全满足设计要求。设计中的参考电压 使用内部参考电压，将 SENSE 与 REFCOM 引脚短接，此时电压范围为 04V。 AD9224 应用电路如附录 7 所示。 为减少 A/D 转换结果的二次谐波，提高信噪比(SNR)，A/D 芯片前端采用 AD8138 组成信号调理电路将单端信号转换成差分信号输入。该放大器的输入 阻抗高达 6M，可以直接与输入信号相连从而省略隔离放大器，因而可大大精 简了电路结构。AD8138 应用电路如附录 8

15、所示。 6、D/A 转换转换电路电路 D/A 部分由一片 14 位高速高精度模数转换芯片 AD9764 和两片 8 位 D/A 转换芯片 CA3338E 组成。 AD9764 用作 D/AY，将存储的数字信号转换为模拟信号，从而恢复被测信 号。电路设计中的参考电源配置使用内部参考电源，存在于 VOUTA和 VOUTB之 间的差分电压 VDIFF通过一个运算放大器 AD8009 转换成单端电压输出，电压输 出范围为：-3.84V3.84V。AD9764 应用电路如附录 9 所示。 设计中一片 CA3338E 对 FPGA 输出的程控放大信号进行数模转换，用于对 AD603 相关引脚的控制，完成程

16、控增益调节功能。另一片 CA3338E 作为 D/AX 用于产生相应扫速和幅度的锯齿波扫描电压使被测信号按照设置的时间关系进 行显示，为方便设计和安装调试两片 CA3338E 选择相同的设计电路。同时该片芯片完成产生 100kHz 方波校准信号的功能，功能切换通过拨码开关控制。 CA3338E 应用电路图如附录 10 所示。 7、直流稳压电源、直流稳压电源 直流稳压电源部分通过开关电源分别获得12V 和5V 的电压。其中主控 模块 FPGA 3.3V 和 2.5V 的供电，采用两块三端可调稳压器 LM317 得到。 LM317 应用电路输出电压 VO = 1.25（1 + R2 / R1），式中 1.25 是集成稳压块输 出端与调整端之间的固有参考电压 VREF，电阻 R1常取值 120240，此处选 R1为 200，经计算，提供 3.3V 和 2.5V 电压时 R2分别为 330 和 200。取