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1、EDA技术与 VHDL课程大作业学号： 姓名：多用途数字时钟设计摘要：应用 QuartusII9.0软件采用模块化设计方法设计一数字时钟，用原理图输入进行设计，使之具有清零、整点报时、闹钟设置、彩铃和星期显示调节等功能。软件仿真调试成功后编译下载至可编程实验系统 SmartSOPC中进行硬件测试。关键词：译码器 脉振 QuartusII 清零 计数器 蜂鸣器 锁存目录一 设计内容简介1二 设计要求1三 方案论证（整体电路设计原理）1四 子模块设计原理4.0 脉冲产生电路44.1 计时电路74.2 显示电路114.3 保持电路134.4 清零电路134.5 校分电路144.6 校时电路144.7
2、 整点报时电路144.8 闹钟设定电路164.9 音乐产生电路174.10 闹钟报时电路224.11 闹铃关闭电路234.12 星期调整电路244.13 电路总图26五 实验中遇到问题及解决法27六 结论28七 参考文献280一、 设计内容简介设计一数字时钟，可以完成 00:00:00到 23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等功能。我们设计的电路在具有基本功能的基础上，增加了下列功能：整点报时、闹钟设置、彩铃和星期显示调节功能。二、 设计要求2.0 基本要求1、能进行正常的时、分、秒计时功能；2、分别由六个数码管显示时分秒的计时；3、K1
3、 是系统的使能开关（K1=0 正常工作，K1=1 时钟保持不变） ；4、K2 是系统的清零开关（K2=0 正常工作，K2=1 时钟的分、秒全清零） ；5、K3 是系统的校分开关（K3=0 正常工作，K3=1 时可以快速校分） ；6、K4 是系统的校时开关（K4=0 正常工作，K4=1 时可以快速校时） ；2.1 提高部分要求1、使时钟具有整点报时功能（当时钟计到 5953”时开始报时，在 5953”, 5955”,5957”时报时频率为 512Hz，5959”时报时频率为 1KHz） ；2、闹表设定功能；三、 方案论证本实验在实现实验基本功能的基础上，加入了整点报时、闹钟设置、彩铃和星期显示调
4、节功能。图 1为实验功能方框图：1显示译码电路计时电路整点报时电路脉冲产生电路校分电路校时电路保持电路闹钟报时电路闹钟设定电路清零电路星期调整电路闹铃关闭电路音乐产生电路图 1 实验方框图数字计时器基本功能是计时，因此首先需要获得具有精确振荡时间的脉振信号，以此作为计时电路的时序基础，实验中可以使用的振荡频率源为48MHZ，通过分频获得所需脉冲频率（1Hz,1KHz,2KHz） 。为产生秒位，设计一个模 60计数器，对 1HZ的脉冲进行秒计数，产生秒位；为产生分位，通过秒位的进位产生分计数脉冲，分位也由模 60计数器构成；为产生时位，用一个模 24计数器对分位的进位脉冲进行计数。整个数字计时器
5、的计数部分共包括六位：时十位、时个位、分十位、分个位、秒十位和秒个位。显示功能是通过数选器、译码器、码转换器和 7段显示管实现的。因为实验中只用一个译码显示单元，7 个 7段码（6 个用于显示时分秒，一个显示星期），所以通过 4个 7选一 MUX和一个 3-8译码器配合，根据计数器的信号进行数码管的动态显示。清零功能是通过控制计数器清零端的电平高低来实现的。只需使清零开关按下时各计数器的清零端均可靠接入有效电平（本实验中是低电平） ，而清零开关断开时各清零端均接入无效电平即可。校分校时功能由防抖动开关、逻辑门电路实现。其基本原理是通过逻辑门电路控制分计数器的计数脉冲，当校分校时开关断开时，计数
6、脉冲由低位计数器提供；当按下校分校时开通时，既可以手动触发出发式开关给进位脉冲，也2可以有恒定的 1Hz脉冲提供恒定的进位信号，计数器在此脉冲驱动下可快速计数。为实现可靠调时，采用防抖动开关（由 D触发器实现）克服开关接通或断开过程中产生的一串脉冲式振动。保持功能是通过逻辑门控制秒计数器输入端的 1Hz脉冲实现的。正常情况下，开关不影响脉冲输入即秒正常计数，当按下开关后，使脉冲无法进入计数端，从而实现计时保持功能。整点报时功能可以通过组合逻辑电路实现。当计数器的各位呈现特定的电平时，可以选通特定的与门和或门，将指定的频率信号送入蜂鸣器中，实现在规定的时刻以指定频率发音报时。闹钟设定功能。闹钟只
7、设定时和分，基本模块与正常计时电路里的校时校分电路相同。本实验中为节省按键，闹钟时间调节键复用正常调时的校时校分开关，为使设定闹铃与正常计时中调节时间按键互不影响，额外用一个闹钟使能键，按下该键后进入闹钟设定界面，此时校时校分开关用于调节闹钟时间，对正常计时没有影响，且此时 7段显示码显示的是闹钟时间；恢复使能键后校分校时键用于对数字钟进行时间调节，对设定的闹钟时间没有影响。音乐产生电路。本实验中音乐是欢乐颂的前半部分，共 32个节拍，5个音频。32 个 5个音频的频率由分频器产生，32 个节拍需按照顺序产生，且要能够循环。因此用译码器循环按序选取音频，所以需要一个模 5循环计数器和一个 5-
8、32译码器。译码选中位与所需的音频相与之后送入蜂鸣器产生音乐效果。闹钟报时功能。在计时电路走到设定的时间时闹铃报时功能会被启动，通过与音乐产生电路进行逻辑组合，使得在达到闹铃时，发出音乐声。闹铃关闭功能。考虑到实际情况，希望闹铃声可以被关闭，同时在关闭闹铃键恢复后，闹铃不再响，但是在下一次闹铃时间来临时闹铃可以继续工作。实验中实现此功能的需要一个触发器来实现。星期设定电路功能。星期显示功能由模 7计数器构成，16 时为顺序计数，星期日显示为 8，即从 6跳过 7直接进入 8，然后再由 8进入 1。由此可见，需要设定这样一个计数器：在一次循环计数过程中，要有两次置位，且两次所置数有所不同。3四、
9、 子模块设计原理4.0 脉冲产生电路原理实验板上振荡源为 48MHz，为获得秒脉冲信号和报时电路中需要的音频，需要对该振荡源进行分频处理。处理的过程示意如下：48MHz3 分频 8 分频 1000 分频2 分频2KHz1KHz1000 分频2 分频1Hz图 2 脉冲产生方框图4.0.1 2分频电路2 分频电路是通过将 D 触发器的 端与 D 端接在一起就可以从 Q 端得到触Q发器触发信号的 2 分频信号，电路图如下：Q1OUTPUTCLRND PRN QDFFinst18VCCVCCNOTinst21VCCCP INPUT图 3 2 分频电路44.0.2 3分频电路3 分频电路是通过 7416
10、0 用置数法实现。其输出端 按照如下方式DCBAQ循环计数时就可以对其输入的脉冲进行 3 分频，输出信号由 直接引出。0000 0001 0010图 4 3 分频电路状态图74160 置数端为低电平有效，所以将 作为置数信号的输入。3 分频电路图如BQ下：VCCCP INPUTQOUTPUTCOUNTERCLKENTABCDLDNENPCLRNQDQAQBQCRCO74160instGND VCCNOT inst8图 5 3 分频电路封装的子模块图为：CP Qfinst18图 6 3 分频电路封装图4.0.3 8分频电路8 分频电路通过将 3 个 2 分频串联实现。把三个 D 触发器按照如下方
11、式串联起来，将得到一个触发信号的 8 分频信号。8 分频电路图如下：5VCCCP INPUTQOUTPUTCLRNDPRNQDFFinstVCCVCCCLRNDPRNQDFFinst10VCCVCCCLRNDPRNQDFFinst12VCCVCCNOTinst15NOTinst16NOTinst17图 7 8 分频电路图将 3 分频和 8 分频电路串联可构成 24 分频电路，电路图如下：VCCCP INPUTQOUTPUTCLRNDPRNQDFFinstVCCVCCCP Qfinst8CLRNDPRNQDFFinst10VCCVCCCLRNDPRNQDFFinst12VCCVCCNOTinst
12、15 NOTinst16 NOTinst17图 8 24 分频电路图封装成子模块如下图：CP Q24inst图 9 24 分频电路封装图4.0.4 1000分频电路1000 分频电路通过 3 个计数器 74161 串联实现。首先获得 10 分频电路，在 =1111 时置数，置位信号用 ，使计数器按如下方式进行循环：DCBAQCOR0110 10000111 1001101010111100110111101111图 10 10 分频电路状态图6为了获得占空比接近 1：1 的输出信号，将 端作为输出，占空比为CQ6：4。电路图如下：VCCCP INPUT COUNTERCLRNCLKENPLDN
13、ADENTBCQDQCQBQARCO74161instNOT inst2GNDVCC1图 11 10 分频电路将 3 个 10 分频进行串联即可获得 1000 分频的分频器。电路图如下：VCCCP INPUT QOUTPUTCOUNTERCLRNCLKENPLDNADENTBCQDQCQBQARCO74161instNOT inst2GNDVCCCOUNTERCLRNCLKENPLDNADENTBCQDQCQBQARCO74161inst5NOT inst6GNDVCCCOUNTERCLRNCLKENPLDNADENTBCQDQCQBQARCO74161inst9NOT inst10GNDVC
14、C1122图 12 1000 分频电路图封装成子模块如下：CP Q1000inst2图 13 1000 分频电路封装图最终将各种分频获得的信号输出端封装在一个总的模块内，输入信号频率48MHz，输出三个频率信号，分别是 1Hz,1KHz,2KHz.封装的模块如下：CP Q1hzQ1khzQ2khzOUTinst18图 14 分频电路封装图4.1 计时电路7时钟能够产生时间前进是对秒脉冲计数产生形成的，为了形成时分秒，需要对秒进位信号进行计数从而产生分，对分进位信号进行计数产生时信号。秒和分均为 60 进制，时为 24 进制，所以需要有模 60 和模 24 计数器。计时电路示意如下：1Hz秒个位秒十位分个位分十位时个位时十位图 15 计时电路示意图模 60 计数器由两个 74160 构成，考虑用 74160 而不用 74161 的原因是74160 为 8421BCD 方式计数，将计数信号送进 7447 后可以直接驱动数码管显示，而不像 74161 还要经过码转换处理。另外，因为显示秒和分时都要显示十位和个位，所以两个计数器构成模 60 的时候要考虑到分别显示的问题，即让一个用于作为十位，一个作为个位。电路图如下：VCCRD INPUTVCCCP IN
