单项选择题每个空格只有一个正确答案

1一．单项选择题（每个空格只有一个正确答案，35 分，每题 5 分）1. 冯•诺依曼型计算机的设计思想是存储 H 并按 G 顺序执行，它的主要组成部分包括：运算器、 F 、 B 、适配器与 A 。A. I/O 设备 B. 控制器 C. 缓冲器 D. 译码器E. 寄存器 F. 存储器 G. 地址 H. 程序2. 为了提高浮点数的表示精度，当尾数不为 C 时，通过修改阶码并移动小数点，使尾数域的最高有效位为 D ，这称为浮点数的规格化表示。在 IEEE754 标准中，对于一个规格化的 32 位浮点数，其尾数域所表示的值是 B ，这是因为规格化的浮点数的尾数域最左（最高有效位）总是 D ，故这一位经常不予存储，而认为隐藏在小数点的左边，这可以使尾数表示范围多一位，达 G 位。A. 0.M B. 1.M C. 0 D. 1 E. 22 F. 23 G. 24 H. 25 3. cache 是介于 CPU 和 E 之间的 H 容量存储器，能高速地向 CPU 提供 A 和数据，从而加快程序的执行速度。cache 由高速的 F 组成，全部功能都由 C 实现，因而对程序员是透明的。A. 指令 B. DRAM C. 硬件 D. 软件E. 主存 F. SRAM G. 大 H. 小4. 堆栈是一种特殊的 H 寻址方式，采用“ F ”原理。计算机的 CPU 中有一组专门的寄存器，称为串联堆栈，又称为 A 堆栈。而 B 堆栈则是由程序员设置出来作为堆栈使用的一部分 C 。A. 寄存器 B. 存储器 C. 主存储器 D. 辅助存储器E. 先进先出 F. 先进后出 G. 指令 H. 数据5. 广义地讲， F 有着两种含义：一是 G ，指两个以上事件在 A 发生；二是 H ，指两个以上事件在 C 间隔内发生。A. 同一时刻 B. 不同时刻 C. 同一时间 D. 不同时间E. 串行性 F. 并行性 G. 同时性 H. 并发性6. RISC 的三个基本要素是：(1)一个有限的 E 的 C ；(2)CPU 配备大量的 B ；(3)强调对指令 G 的 D 。A. 专用寄存器 B. 通用寄存器 C. 指令集 D. 优化E. 简单 F. 复杂 G. 流水线 H. 超标量7. 为了解决多个主设备同时 C 总线 G 权的问题，必须具有总线仲裁部件，以某种方式选择其中一个主设备作为总线的下一次主方。仲裁方式分为 A 仲裁和 B 仲裁两类：前者需要 E ，后者则不需要。A. 集中式 B. 分布式 C. 竞争 D. 分享E. 中央仲裁器 F. 分布仲裁器 G. 控制 H. 共享2二．简答题（30 分，每题 5 分）1. 多模块交叉存储器是如何加速 CPU 和存储器之间的有效传输的？【解】CPU 同时访问多个模块，由存储器控制部件控制它们分时使用数据总线进行信息传递。对每一个存储模块来说，从 CPU 给出访存命令直到读出信息仍然使用了一个存取周期时间，而对 CPU 来说，它可以在一个存取周期内连续访问多个模块。各模块的读写过程将重叠进行，所以多模块交叉存储器是一种并行存储器结构。2. 什么是虚拟存储器中的段页式管理？【解】采用分段和分页结合的方法。程序按模块分段，段内再分页，进入主存仍以页为基本信息传送单位，用段表和页表进行两级定位管理。3. CPU 中，指令寄存器（IR） 、程序计数器（PC） 、状态条件寄存器（PSW）分别用来保存什么内容？【解】指令寄存器（IR）用来保存当前正在执行的一条指令。程序计数器（PC）通常又称为指令计数器。在程序开始执行前，PC 的内容即是从内存提取的第一条指令的地址。当执行指令时，CPU 将自动修改 PC 的内容，以便使其保持的总是将要执行的下一条指令的地址。状态条件寄存器（PSW）保存由算术指令和逻辑指令运行或测试的结果建立的各种条件码内容，这些标志位通常分别由 1 位触发器保存。状态条件寄存器还保存中断和系统工作状态等信息。因此，状态条件寄存器是一个由各种状态条件标志拼凑而成的寄存器。4. 何谓动态执行技术？【解】所谓动态执行技术，就是通过预测程序流来调整指令的执行，并分析程序的数据流来选择指令执行的最佳顺序5. 如何区分选择型 DMA 控制器和多路型 DMA 控制器？【解】选择型 DMA 控制器在物理上可以连接多个设备，而在逻辑上只允许连接一个设备，在某一段时间内只能为一个设备服务。多路型 DMA 控制器不仅在物理上可以连接多个外围设备，而且在逻辑上也允许这些外围设备同时工作。6. 多机系统中的紧耦合系统与松耦合系统有什么差别？【解】紧耦合系统又称直接耦合系统，指计算机间物理连接的频带较高，一般是通过总线或高速开关实现计算机间的互连，可以共享主存。松耦合系统又称间接耦合系统，一般是通过通道或通信线路实现计算机间的互连，可以共享外存设备。3三．将十进制数-0.421875 转换成 IEEE-754 标准的 32 位浮点规格化数，要求给出具体过程。（7 分）【解】：首先分别将十进制数转换成二进制数：(-0.421875)10=-0.011011然后移动小数点，使其在第 1，2 位之间-0.011011=-1.1011×2-2　　　　 　e=-2于是得到：S=1，　　　E=-2+127=125，　　　　M=1011最后得到 32 位浮点数的二进制存储格式为：1 011 1110 1 101 1000 0000 0000 0000 0000 = (BED80000)16 四．假设主存只有 a,b,c 三个页框，组成 a 进 c 出的 FIFO 队列，进程访问页面的序列是0，2，5，4，5，2，5，2，3，5，2，4 号。用列表法求采用 FIFO+LRU 替换策略时的命中率。（7 分）【解】求解表格如下所示五．某 16 位机器所使用的指令格式和寻址方式如下所示。指令汇编格式中的 S（源） 、D（目标）都是通用寄存器， M 是主存中的一个单元。MOV 是传送指令，LDA 为读数指令，STA 为写数指令。15 10 9 8 7 4 3 0OP — 目标 源 MOV S, D15 10 9 8 7 4 3 0OP — 目标20 位地址 STA S, M15 10 9 8 7 4 3 0OP 基址 源 变址位移量 LDA S, M要求：⑴ 分析三种指令的指令格式特点。⑵ CPU 完成哪一种操作所花时间最短？哪一种操作所花时间最长？第 2 种指令的执行时间有时会等于第 3 种指令的执行时间吗？为什么？（7 分）【解】：⑴ 第 1 种指令是单字长二地址指令，RR 型；第 2 种指令是双字长二地址指令，RS 型；第 3 种也是双字长二地址指令，RS 型。⑵ 处理机完成第 1 种指令所花时间最短，因为是 RR 型指令，不需要访问存储器。页面访问序列 0 2 5 4 ⑤ ② ⑤ ② 3 ⑤ ② 4 命中率a 0 2 5 4 ⑤ ② ⑤ ② 3 ⑤ ② 4b 0 2 ⑤ 4 ⑤ ② 5 2 3 5 2c 0 2 ② 4 4 4 ⑤ ② 3 5命中 命中 命中 命中 命中 命中6/12=50%4第 3 种指令所花时间最长，因为是 RS 型指令，需要访问存储器，同时要进行寻址方式的变换运算（基址或变址） ，这也需要时间。第 2 种指令的执行时间不会等于第 3 种指令，因为第 2 种指令虽然也访问存储器，但节省了求有效地址运算的时间开销。六．如图所示为双总线结构机器的数据通路，IR 为指令寄存器，PC 为程序计数器(具有自增功能)，M 为主存(受 R/ 信号控制)，AR 为地址寄存器，DR 为数据缓冲寄存器，ALUW由+、-控制信号决定完成何种操作，控制信号 G 控制的是一个门电路。另外，线上标注有控制信号，例如 Yi表示 Y 寄存器的输入控制信号，R 1o为寄存器 R1的输出控制信号，未标字符的线为直通线，不受控制。取数指令“LDA (R3), R0”的含义是将 (R3)为地址的主存单元的内容取至寄存器 R0 中，请画出其指令周期流程图，并列出相应微操作控制信号序列。 （7 分）【解】LDA (R3), R0 (R3) → R0IRoG+ -YiXiR0iR0oB 总线A 总线DRoDRiARiAR DR R0 R2R1ALUR3YPCoPCiIRiIR PCXR/WMR3iR3o5PC→ARM→DRDR→IRR3→ARM→DRDR→R0MPCo, G, ARiR/W = RDRo, G, IRiR3o, G, ARiR/W = RDRo, G, R0i七．(1)某总线在一个总线周期中并行传送 32 位数据，假设一个总线周期等于一个总线时钟周期，总线时钟频率为 50MHz，总线带宽是多少? (2)如果一个总线周期中并行传送64 位数据，总线时钟频率升为 100MHz，总线带宽是多少? （7 分）【解】：设总线带宽用 Dr 表示，总线时钟周期用 T=1/f 表示，一个总线周期传送的数据量用 D表示，根据定义可得：(1)32 位=4Byte，总线带宽 Dr = D/T = D × 1/T = D×f = 4B×50×106/s = 200MB/s(2)64 位=8Byte，总线带宽 Dr = D×f = 8B×100×106/s = 800MB/s