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1、课程设计报告题 目： 并行 CRC-16 校验码产生器设计 院 （系）： 电子与信息工程学院 专 业： 电子信息科学与技术 班 级： 姓 名： 设计日期： 2013.12.16-2013.12.20 一、设计目的1掌握数字系统的设计方法；2掌握硬件描述语言Verilog HDL；3掌握模块化设计方法；4掌握开发软件的使用方法。二、设计要求8 bit 并行输入数据进行 CRC-16 校验。1输入为连续数据流，时钟为单位，起始位有 1bit 宽 Soc 指示信号；2生成多项式： ；15126xxG3校验数据与码流同步送出；4完成全部流程：设计规范文档、模块设计、代码输入、功能仿真、约束与综合、布
2、局布线、下载验证等。三、设计环境计算机、QuatusII 开发软件四、设计内容（设计原理和方案、程序设计、仿真分析和适配）4.1 设计原理和方案CRC 即循环冗余校验码（Cyclic Redundancy Check）：是数据通信领域中最常用的一种差错校验码，其特征是信息字段和校验字段的长度可以任意选定。冗余编码是在二进制通信系统中常用的差错检测方法，它是通过在原始数据后加冗余校验码来检测差错，冗余位越多，检测出传输错误的机率越大。循环冗余编码（Cyclic Redundancy Codes，简称CRC）是一种常用的冗余编码。CRC 校验的基本原理是：CRC 码是由两部分组成的，前部分是信息码
3、，就是需要校验的信息，后部分是校验码，如果 CRC 码长共 n bit，信息码长 k bit，就称为（n,k）码，剩余的 r bit 即为校验位。如：（7,3）码：110 1001，前三位 110 为信息码，1001 为校验码。CRC 校验码的生成规则：A、将原信息码左移 r bit，右侧补零，如 110 110 0000；B、用 110 0000 除以 G(x)，得到的余数即为 CRC 校验码；CRC 可由一称为生成多项式的常数去除该数据流的二进制数值而得，商数被放弃，余数作为冗余编码追加到数据流尾，产生新的数据流进行发送。在接收端，新的数据流被同一常数去除，检查余数是否为零。如果余数为零，
4、就认为传输正确，否则就认为传输中已发生差错，该数据流重发。在产生 CRC 校验码时，需要用到除法运算。一般说来，非常大的数字进行除法时，用数字逻辑实现时是比较麻烦的。因此，把二进制信息预先转换成一定的格式，这就是 CRC的多项式表示。二进制数表示为生成多项式的系数，如下公式所示： 1)01,01( 5126xB生成多项式是接受方和发送方的一个约定，也就是一个二进制数，在整个传输过程中，这个数始终保持不变。在发送方，利用生成多项式对信息多项式做模 2 除生成校验码。在接受方利用生成多项式对收到的编码多项式做模 2 除检测和确定错误位置。应满足以下条件：A、生成多项式的最高位和最低位必须为 1；B
5、、当被传送信息任何一位发生错误时，被生成多项式做除后应该使余数不为 0；C、不同位发生错误时，应该使余数不同；D、对余数继续做除，应使余数循环。在多项式表示中，所有的二进制数均被表示成一个多项式，多项式的系数就是二进制中的对应值。D 为数据流多项式， G 为生成多项式，Q 为商数多项式，R 为余数多项式。在生成 CRC 校验码时，数据流多项式 D 被乘以 Xn，这里 n 为生成多项式 G 的最高次数，也就是 CRC 的长度。这个操作是通过将左移 n 位得到的，我们可以用 CRC 来代替多项式最后的 n 个 0，组成新的数据流多项式。由于二进制的加法和减法是等价的，所以产生新的数据流多项式应能被
6、生成多项式 G 除尽。用以下公式表示为：0Rn在接收端，传输信息的前一部分为原始数据流 D；后一部分（最后 n 位数）为余数R。整个数据流多项式被同一生成多项式 G 去除，商数被丢弃，余数应为 0。如果余数不为 0，说明传输数据时发生错误，数据需要重传。不同的生成多项式有不同的检错能力，为了得到优化的结果，我们必须根据需要选择合适的生成多项式，CRC-16 的生成多项式为： 15126xxSerial Data 即为需要校验的 8bit 数据。从把数据移位开始计算，将数据位（从最低的数据位开始）逐位移入反向耦合移位寄存器。当所有数据位都这样操作后，计算结束。此时，16 位移位寄存器中的内容即为
7、 CRC 的 16 位校验码。生成 CRC-16 的移位寄存器的工作原理如图 4.1 所示说明并行 CRC-16 校验码产生器设计中 CRC 校验值的计算原理。L S B M S B1 2 3 40 5 6 7 8 9 A BC D E FS e r i a l D a t a图 4.1 生成 CRC-16 的移位寄存器的工作原理4.2 程序设计及仿真CRC 校验码产生器分两种：串行 CRC 校验码产生器和并行 CRC 校验码产生器。本文用到的是并行 CRC 校验码产生器。由于计算并行 CRC 时用到了串行 CRC 的一些思想，所以在此先讲一下串行 CRC 的产生。通常， CRC 校验码的值可
8、以通过线性移位寄存器和异或门求得，线性移位寄存器一次移一位，完成除法功能，异或门完成不带进位的减法功能。如果商数为 1，则从被除数的高阶位减去除数，同时移位寄存器右移一位，准备为被除数的较低位进行运算。如果商数为 0，则移位寄存器直接右移一位。串行 CRC-16 校验码产生器的原理图如图 4.2 所示。图 4.2 串行 CRC-16 校验码产生器原理图在设计并行 CRC 校验码产生器的时候，我们可以采用串行 CRC 校验码的思想，用线性移位寄存器的方法产生并行 CRC 校验码。与串行 CRC 校验码产生器不同的是，并行CRC 校验码产生器 16 位 CRC 同时输出，所以要求在一个时钟周期内，
9、移位寄存器一次需要移 16 位。实际上，移位寄存器不可能在一个时钟周期内移 16 位，所以这部分电路是用组合逻辑来完成。利用串行 CRC 校验码的思想，采用 8 次 For 循环的方法产生并行 CRC校验码。通过以上分析可得以下程序源代码。如下所示：/ TOP MODULEmodule CRC16_PARA(Reset , /Reset signalGclk , /Clock signalSoc , /Start of cellData_in , /input data of cellCrc_out /output CRC signal) ;/ SIGNAL DECLARATIONSinput
10、 Reset ;input Gclk ;input Soc ;input 7:0 Data_in ;output 15:0 Crc_out ;/ SIGNAL DECLARATIONSwire Reset ;wire Gclk ;wire Soc ;wire 7:0 Data_in ;reg 15:0 Crc_out ;reg 15:0 Crc_tmp ;reg Temp ;integer i,j,k,l ;/ PARAMETERSparameter U_DLY=1 ;/ Crc_out signalalways (posedge Reset or posedge Gclk)beginif (
11、Reset)Crc_out =0;i=i-1)beginTemp = Data_ini Crc_tmp15 ;for (j=15;j12;j=j-1)Crc_tmpj = Crc_tmpj-1 ;Crc_tmp12 = Temp Crc_tmp11 ;for (k=11;k5;k=k-1)Crc_tmpk = Crc_tmpk-1 ;Crc_tmp5 = Temp Crc_tmp4 ;for (l=4;l0;l=l-1)Crc_tmpl = Crc_tmpl-1 ;Crc_tmp0 = Temp ;endendendmodule并行 CRC-16 校验码产生器设计的波形功能仿真如图 4.3 所
12、示。图 4.3 并行 CRC-16 校验码产生器设计的波形功能仿真Gclk 为时钟信号，时钟周期为 1ns；Reset 为复位信号，高电平复位清零；Soc 为指示信号，低电平指示工作状态；Data_in 为 8 bit 并行输入数据； Crc_out 为 16 位 CRC 校验码；Data_in 与 Crc_out 对应关系由图可知：当 8 bit 并行数据时，对应数据流多项式 。BHinDat )01,()72_ xxD456)(此时对应的 16 位 CRC 校验码 ， 则对BH),)E(Crc_out 01015应的余数多项式 。1)( 2467910124 xxxxR因为生成多项式 ，由
13、 CRC-16 校验原理可知 。 由原56G16xn理公式 可得：多项式 ，所以多0QDXn 2012xDXn项式 。124679012146212 xxxR即 。 因为生成多项 HBn E)5(),0,0,( 式 ，所以商数多项式xxG 10211)(5126为整数。HHn AEDRXQ)6()0(7综上所述，设计程序源代码符合 8 bit 并行数据 Data_in 与 16 位 CRC 校验码 Crc_out的对应关系。4.3 适配器件选择 Altera Cyclone EP1C3T100C8，它具有可现场编程，低功耗，低价格等特点。外部引脚图如图 4.4 所示。图 4.4 外部引脚图引脚
14、分配如图 4.5 所示。图 4.5 引脚分配5、小结通过对并行 CRC-16 校验码产生器设计，我了解 CRC 校验的基本原理和算法，还掌握数字系统的设计方法及设计过程，进一步熟悉掌握硬件描述语言Verilog HDL。还掌握运用模块化的设计方法，熟悉开发软件 QuartusII 软件的使用方法及其开发流程。在此感谢在本次课程设计过程中给予我帮助的老师和同学。6、参考文献1 康华光.数字电子技术基础M .北京：高等教育出版社， 2000.2 王新梅，肖国镇.纠错码原理与方法M .西安电子科技大学出版社 ,2003. 3 田耘，文波，延伟.通信 FPGA 设计M .北京：电子工业出版社，2008.4 黄智伟，王彦.FPGA 系统设计与实践M .北京：电子工业出版社，2005.5 夏宇闻.Verilog 数字系统设计教程M.北京航空航天大学出版社，2008.
