《{PLD可编程逻辑器件}电路和电子技术第8章PLD技术及其应用》由会员分享，可在线阅读，更多相关《{PLD可编程逻辑器件}电路和电子技术第8章PLD技术及其应用（108页珍藏版）》请在金锄头文库上搜索。
1、,第12章 PLD技术及其应用,概述 12.1 可编程逻辑器件 12.2 可编程逻辑器件开发环境 12.3 VHDL介绍,第12章 目录,概述,自顶向下的综合技术,传统电子系统的设计方法,ISP技术介绍,数字系统的设计,PLD的发展,第12章 概述,PLD的发展,可编程逻辑器件 （Programmble Logic Device)简称 PLD,制造商,通用集成电路,用户,专用集成电路,第11章 11.1,第12章 概述,可编程逻辑器件的分类,从互连特性上分类 从可编程特性上分类 从器件容量上分类 从结构的复杂程度上分类,第11章 11.1,第12章 概述,可编程逻辑器件的发展,PROM PLA
2、 PAL GAL,SPLD,CPLD FPGA,ISP技术,什么是ISP技术！,？,第11章 11.1,第12章 概述,数字系统的设计,积木块式的设计方法 根据需要选择器件 搭系统 调试,传统电子系统的设计方法,固定功能元件,电路板设计,电子系统,缺点,1.器件多，数目大； 2.可靠性差； 3.不能实时修改。,第12章 概述,自顶向下的综合技术,系统,子功能块1,子功能块2,子功能块n,逻辑块11,逻辑块12,逻辑块1m,逻辑块21,逻辑块111,Top-Down方法的关键在于：利用功能分割手段将设计由上到下进行层次化和模块化,第12章 概述,自顶向下设计方法的优点,设计与具体的器件和工艺无关
3、 方便在各种集成电路或PLD器件之间移植 适合多个设计者同时进行设计,设计原则,1、逐层分解功能，分层次进行设计 2、在各设计层次上，进行仿真验证,第12章 概述,ISP 技术介绍,只要将器件插在系统内或者电路板上，就能对其编程或再编程。 可以先装配后编程，成为产品后还可反复编程。 可以实时地进行灵活和方便的更改和开发，真正做到了硬件的“软件化”自动设计。,第12章 概述,CPLD的ISP技术使得硬件像软件一样被编程配置，实时设计、实时修改、实时实现，为电子技术的发展开辟了广阔的前景。,第12章 概述,12.1 可编程逻辑器件,可编程逻辑器件的基本逻辑约定 可编程逻辑器件的基本结构 可编程逻辑
4、器件的介绍,第12章 12.1,第12章 12.1.1,（1）输入缓冲单元,(a) 缓冲器 (b) 真值表,有关逻辑约定,第12章 12.1.1,（2）与门和或门,(a) 与门PLD表示法 (b)与门传统表示法,(c) 或门PLD表示法 (d) 或门传统表示法,有关逻辑约定,有关逻辑约定,第12章 12.1.1,（3） PLD连接方式,(a)固定连接 (b) 可编程连接 (c) 不连接,第12章 12.1.2,早期的可编程逻辑器件,（1）PROM的结构,固定与阵列,可编程或阵列,第12章 12.1.2,（2）PLA的结构,与阵、或阵均可编程,早期的可编程逻辑器件,第12章 12.1.2,（3）
5、PAL的结构,可编程与阵列,固定或阵列,早期的可编程逻辑器件,第12章 12.1.1,（4）GAL的结构,其特点是在它的每个输出端都集成有一个输出逻辑宏单元，因此其输出方式可以配置(Configurable)。,早期的可编程逻辑器件,第12章 12.1.2,CPLD的结构特点,在CPLD中，通常将整个逻辑分为几个逻辑块。每个逻辑块相当于数个GAL的组合，各个逻辑块之间再用互连资源实现连接。 在CPLD芯片中设置了若干I/O单元，它们可直接与引脚相连，然后通过另一组连线连到所需的宏单元上。 CPLD中普遍设有多个时钟输入端，并可以利用芯片中产生的乘积项作为时钟，给系统的设计带来了很大的灵活性。,
6、结构特点,第12章 12.1.2,CPLD的编程工艺,EPROM(Erasable Programmable ROM)工艺 E2ROM(Electrical Erasable ROM)工艺 Flash工艺,第12章 12.1.2,FPGA的结构特点,在构造FPGA时改用了单元结构。即在阵列的各个节点上放的不再是一个单独的门，而是用门、触发器等做成的逻辑单元，并在各个单元之间预先制作了许多连线。所以严格地说，FPGA不是门阵列，而是逻辑单元阵列，它和门阵列只是在阵列结构上相似而已。,结构特点,第12章 12.1.2,FPGA的编程工艺,(1) 反熔丝工艺-编程时不是将熔丝熔断，而是将其熔连。 A
7、ctel公司的FPGA采用。 (2) RAM工艺-Xilinx公司的FPGA采用的是另一种工艺，每个连接点代替熔丝的是一个受SR静态触发器控制的开关，当触发器被置1时，开关接通，否则开关断开。,第12章 12.1.2,FPGA/CPLD的比较,延迟可预测能力 CPLD的时序延迟是均匀的和可预测的， FPGA的时序延迟不可预测。,布线能力 CPLD独特的内连线结构使其内连率很高，更适合于芯片设计的可编程器件验证。,适用场合 CPLD更适合于完成各种算法和组合逻辑， FPGA更适合于完成时序较多的逻辑电路。,主要区别,第12章 12.1.3,Altera公司的主要产品,器件的可用资源逐渐增多，输入
8、输出管脚也随之增加。,Classic系列,MAX系列,ACEX系列,FLEX系列,APEX系列,12.2 可编程逻辑器件开发环境,MAX+PLUS II的设计流程,主要设计输入方法,原理图输入方式,文本设计输入方法,编译设计项目,设计项目的模拟仿真,器件编程,时间分析,第12章 12.2,MAX+PLUS II的设计流程,(1)设计输入。可以采用原理图输入、HDL语言描述、EDIF网表读入及波形输入等方式。(2)语法检查。主要为检验输入是否有误。(3)编译。主要完成器件的选择及适配，逻辑的综合及器件的装入，延时信息的提取。 (4)仿真。将编译产生的延时信息加入到设计中，进行布局布线后的仿真。
9、(5)编程验证。经EPROM或编程电缆配置CPLD，加入实际激励，进行测试，以检查是否完成预定功能。,MAX+PLUS II的 设计流程图,第12章 12.2.1,主要设计输入方法,原理图输入方式 文本设计输入方式 层次设计输入方式 波形设计输入方式,第12章 12.2.1,指定设计项目的名字用MAX+PLUS II编译一个项目前， 必须确定一个设计文件作为当前项目。,原理图输入方式,第12章 12.2.1,建立新文件,原理图输入方式,第12章 12.2.1,原理图输入方式,第12章 12.2.1,输入图原和 宏功能符号,原理图输入方式,第12章 12.2.1,连线,输入引脚,原理图输入方式,
10、第12章 12.1.1,原理图输入方式,图形编辑选项,第12章 12.1.1,保存文件，检查基本错误,原理图输入方式,第12章 12.2.1,原理图输入方式,创建一个默认的图形符号,创建一个默认的图形符号,第12章 12.2.1,第12章 12.2.1,文本设计输入方法,新建文本文件,第12章 12.2.1,文本设计输入方法,新建文本文件,第12章 12.2.1,文本设计输入方法,文本输入,保存文件,文本设计输入方法,第12章 12.2.1,第12章 12.2.1,顶层图形设计方法,创建顶层图形设计文件,创建顶层图形设计文件,第12章 12.2.1,第12章 12.2.2,编译设计项目,打开编
11、辑器窗口,编译设计项目,第12章 12.2.2,第12章 12.2.2,编译设计项目,选择器件,选择器件,编译设计项目,第12章 12.2.2,第12章 12.2.2,编译设计项目,设计规则检查,第12章 12.2.2,编译设计项目,保护位设置,第12章 12.2.2,器件的引脚分配,引脚分配,第12章 12.2.2,打开定时模拟器网表文件提取器,打开Timing SNF Extractor模块,第12章 12.2.2,指定在报告文件中需要产生的部分,如果某些部分还没有被打开，就选中All选项,第12章 12.2.2,阅读报告,打开报告文件,第12章 12.2.2,在底层图编辑器中观察试配结果
12、,器件视图,逻辑阵列块视图,第12章 12.2.3,设计项目的模拟仿真,创建模拟文件,第12章 12.2.3,设计项目的模拟仿真,输入节点,打开仿真器,第12章 12.2.3,设计项目的模拟仿真,模拟仿真,第12章 12.2.3,设计项目的模拟仿真,仿真结果,时序仿真又称为后仿真，在后仿真中由于加入了芯片中的实际延时信息，仿真结果与芯片实际工作状态基本一致。,时序仿真,时序仿真可以发现竞争与冒险现象，若有此问题可从设计中设法消除，仿真与设计输入为一交互过程。,第12章 12.2.4,时间分析,传播延迟分析,第12章 12.2.4,时间分析,时序逻辑电路性能分析,第12章 12.2.4,时间分析
13、,建立和保持时间分析,第12章 12.2.4,器件编程,(1) 打开编程器窗口,打开编程器,第12章 12.2.5,器件编程,编程器设置,第12章 12.2.5,第12章 12.3,12.3 硬件描述语言,VHDL(Very High Speed Intergrated Circuit Hardware Description Language) 即超高速集成电路硬件描述语言,(1) 功能强大，描述力强。可用于门级、电路级甚至系统级的描述、仿真和设计。,主要优点,(2) 可移植性好。对于设计和仿真工具采用相同的描述，对于不同的平台也采用相同的描述。,(4) 可以延长设计的生命周期。因为VHDL的硬件描述与工艺技术无关，不会因工艺变化而使描述过时。,(3) 研制周期短，成本低。由于VHDL支持大规模设计的分解和对已有设备的利用，因此加快了设计流程。,定义,第12章 12.3,硬件描述语言,库,实体,结构体,第12章 12.3,实体,实体名,端口,数据类型,第12章 12.3,端口说明,第12章 12.3,数据类型,BIT 位类型，取值0、1，由STANDARD程序包定义； BIT_VECTOR 位向量类型，是BIT的组合，该端口的取值可能是 一组二进制位的值； STD_LOGIC工业标准的逻辑类型，取值0、1、X、Z，由 STD_LOGIC
