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1、1目录上页下页结束数据的存储格式v计算机中信息的单位有：位（bit）、字节（byte）、字（word）、双字（doubleword）等v在存储器中，信息的存储单元是：字节v存储的数据如果对齐边界，则存取速度较快v多字节的数据采取小端方式存储2目录上页下页结束8086的存储格式3目录上页下页结束信息的表示单位v位bit：存储一位二进制数：0或1。v字节Byte：8位二进制，D7D0。v字Word：16位2个字节，D15D0。v双字Double：32位4个字节，D31D0。v最低有效位LSB（LeastSignificantBit）：指数据的最低位，即D0位；v最高有效位MSB（MostSigni
2、ficantBit）：指数据的最高位，对应字节、字、双字分别指D7、D15、D31位。4目录上页下页结束存储单元及其存储内容v每个存储单元都有一个编号存储器地址v每个存储单元存放一个字节的内容例如：0002H单元存放有一个数据34H0002H34H5目录上页下页结束小端方式v多字节数据在存储器中占据多个连续的存储单元：v存放时，低字节存于低地址，高字节存于高地址；v多字节数据占据的地址空间用它的低地址来表示。v例如：2号“字”单元：0002H=1234H2号“双字”单元：0002H=78561234Hv80 x86处理器的“低对低、高对高”的存储形式，被称为“小端方式”；相对应还存在“大端方式
3、（bigendian）”。6目录上页下页结束数据的地址对齐v同一个存储器地址可以表示为：字节单元地址、字单元地址、双字单元地址等等（视指令的具体情况）。v将字单元安排在偶地址（xx.xx0B），将双字单元安排在模4地址（xxxx00B）的做法，被称为“地址对齐（Align）”。v对于地址不对齐的数据，处理器访问时，需要付出额外的访问时间。v要取得较高的存取速度，应该将数据的地址对齐。7目录上页下页结束4.IO端口组织vIO端口地址：80X86系统和外部设备之间进行数据传输时，各类信息在接口中将进入不同的寄存器，一般称这些寄存器为IO端口；每个端口分配一个地址号，称为端口地址，CPU通过指令对它
4、们进行访问；vIO端口分：数据端口、状态端口和命令端口。v接口电路占用的IO端口有两类编址形式：IO端口独立编址和IO地址空间独立于存储地址空间。8目录上页下页结束v1.时钟周期(ClockCycle):执行指令的一系列操作都是在时钟脉冲CLK的统一控制下逐步进行的，一个时钟脉冲时间称为一个时钟周期(ClockCycle)。时钟周期由计算机的主频决定，是CPU的定时基准，例如，8086的主频为5MHz则1个时钟为200ns。v2.8086CPU与外部交换信息总是通过总线进行的。CPU从存储器或外设存或取一个字节或字所需的时间称为总线周期(BusCycle)。一个基本的总线周期由四个时钟周期组成
5、，分别称为T1、T2、T3和T4时钟周期，或T状态(State)。2.1.48086总线的工作周期9目录上页下页结束一个总线周期完成一次数据传输:T1由CPU输出地址T2T4传送数据。慢速设备在3个T周期内无法完成数据传输则在T3与T4之间插入一个或多个等待周期TW若总线上无数据传输操作系统总线处于空闲状态则执行空闲周期Ti10目录上页下页结束3.指令周期:一条指令的执行包括取指令、分析指令和执行指令。一条指令从开始取指令到最后执行完毕所需的时间称为一个指令周期。一个指令周期由一个或若干个总线周期组成。11目录上页下页结束2.280868088CPU引脚功能v80888086CPU芯片都是双列
6、直插式集成电路芯片，都有40个引脚，其中32个引脚在两种工作模式下的名称和功能是相同的，还有8个引脚在不同的工作模式下，具有不同的名称和功能。12目录上页下页结束1.8086微处理器外部基本引脚12345678910111213141516171819204039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16S3A17S4A18S5A19S6BHES7MNMXRDHOLD(RQ)GT0)HLDA(RQ1GT1)WR(L
7、OCK)MIO(S2)DTR(S1)DEN(S0)ALEINTA(QS0)TEST(QS1)READYRESET80868086是40引脚双列直插式（DIP）封装13目录上页下页结束2.80868088CPU引脚功能v两种组态构成两种不同规模的应用系统v最小组态模式：构成小规模的应用系统；8086本身提供所有的系统总线信号。v最大组态模式：构成较大规模的应用系统，例如可以接入数值协处理器8087；8086和总线控制器8288共同形成系统总线信号。14目录上页下页结束v最小模式：是指系统中只有8086或8088一个微处理器，所有总线控制信号均由CPU直接产生。最小模式用在规模较小的8086808
8、8系统中。v最大模式：是指系统中包含两个或多个微处理器，其中主处理器是8086，其余处理器称为协处理器，系统的总线控制信号主要由总线控制器产生。最大模式用于中、大型的8086系统。15目录上页下页结束v两种组态利用MNMX引脚区别：MNMX接高电平为最小组态模式MNMX接低电平为最大组态模式v两种组态下的内部操作并没有区别nIBMPCXT采用最大组态n本书以最小组态展开基本原理16目录上页下页结束两种模式下含义不同的引脚信号最小模式下的引脚信号1.数据和地址引脚2.读写控制引脚3.中断请求和响应引脚4.总线请求和响应引脚5.其它引脚17目录上页下页结束1.数据和地址引脚AD15AD0（Addr
9、essData）v地址数据分时复用引脚，双向、三态；v在访问存储器或外设的总线操作周期中，这些引脚在第一个时钟周期输出存储器或IO端口的低16位地址A15A0；v其他时间用于传送16位数据D15D0。v问题：什么叫三态？18目录上页下页结束1.数据和地址引脚（续2）A19S6A16S3（AddressStatus）v地址状态分时复用引脚，输出、三态；v这些引脚在访问存储器的第一个时钟周期输出高4位地址A19A16；v在访问外设的第一个时钟周期T1全部输出低电平无效(why)，其他时间输出状态信号S6S3(见P43表2.2）；19目录上页下页结束1.数据和地址引脚（续3）vS6S3：地址状态复用
10、引脚，输出其中:S6用于表示当前8086是否与总线相连:S6=“0”表示当前8086连在总线上，由于在8086总线操作其间，它总是与总线相连的，故在每个总线周期的T2、T3、Tw和T4状态S6“0”。vS5表明中断允许标志的当前设置:若S5=“0”，表示当前禁止响应可屏蔽中断请求，若S5=“1”，表示当前允许响应可屏蔽中断请求。S4、S3的组合指出当前正在使用哪个段寄存器，见下表20目录上页下页结束1.数据和地址引脚（续4）S4S3含义00当前正在使用ES01当前正在使用SS10当前正在使用CS或未使用任何段寄存器11当前正在使用DS表2.2S4、S3的代码组合及对应的含义21目录上页下页结束
11、1.数据和地址引脚（续5）vBHES7:高8位数据总线允许状态复用引脚，输出。vBHE信号和AD0组合起来指出当前数据总线上的数据将以何种格式出现，这两个信号的代码组合及对应的数据格式见表2.3。22目录上页下页结束表2.3BHE和AD0的代码组合及对应的存取操作AD15AD8AD7AD0从奇地址开始读写一个字（共占用两个总线周期，第一个总线周期将低8位数据送AD15AD8，第二个总线周期将高8位数据送AD7AD0）1001AD15AD8从奇地址单元或端口读写一个字节10AD7AD0从偶地址单元或端口读写一个字节01AD15AD0从偶地址开始读写一个字00所用数据线数据格式AD0BHE23目录
12、上页下页结束24目录上页下页结束2.读写控制引脚ALE（AddressLatchEnable）:v地址锁存允许，输出、三态、高电平有效vALE引脚有效时，表示复用引脚：AD19AD0正在传送地址信息v由于地址信息在这些复用引脚上出现的时间很短暂，所以系统可以利用ALE引脚将地址锁存在锁存器中，通常使用的锁存器为Intel82828283。25目录上页下页结束2.读写控制引脚（续1）IOM（andOutputMemory）vIO或存储器访问，输出、三态v该引脚输出低电平时，表示CPU将访问IO端口，这时地址总线A15A0提供16位IO口地址v该引脚输出高电平时，表示CPU将访问存储器，这时地址总
13、线A19A0提供20位存储器地址。26目录上页下页结束2.读写控制引脚（续2）WR（Write）v写控制，输出、三态、低电平有效；v有效时，表示CPU正在写出数据给存储器或IO端口；RD（Read）v读控制，输出、三态、低电平有效v有效时，表示CPU正在从存储器或IO端口读入数据。27目录上页下页结束2.读写控制引脚（续3）vIOM、WR和RD是最基本的控制信号v组合后，控制4种基本的总线周期总线周期IOMWRRDIO读低高低IO写低低高存储器读高高低存储器写高低高28目录上页下页结束2.读写控制引脚（续4）READYv存储器或IO口就绪，输入、高电平有效v在总线操作周期中，8086CPU会在
14、第3个时钟周期的前沿测试该引脚v如果测到高有效，CPU直接进入第4个时钟周期v如果测到无效，CPU将插入等待周期TwvCPU在等待周期中仍然要监测READY信号，有效则进入第4个时钟周期，否则继续插入等待周期Tw。29目录上页下页结束2.读写控制引脚（续5）DEN（DataEnable）v数据允许，输出、三态、低电平有效v有效时，表示当前数据总线上正在传送数据，可利用它来控制对数据总线的驱动DTR（DataTransmitReceive）v数据发送接收，输出、三态v该信号表明当前总线上数据的流向v高电平时数据自CPU输出（发送）v低电平时数据输入CPU（接收）30目录上页下页结束3.中断请求和
15、响应引脚INTR（InterruptRequest）v可屏蔽中断请求，输入、高电平有效v有效时，表示请求设备向CPU申请可屏蔽中断v该请求的优先级别较低，并可通过关中断指令CLI清除标志寄存器中的IF标志、从而对中断请求进行屏蔽31目录上页下页结束3.中断请求和响应引脚（续1）INTA（InterruptAcknowledge）v可屏蔽中断响应，输出、低电平有效v有效时，表示来自INTR引脚的中断请求已被CPU响应，CPU进入中断响应周期v中断响应周期是连续的两个，每个都发出有效响应信号，以便通知外设他们的中断请求已被响应、并令有关设备将中断向量号送到数据总线32目录上页下页结束3.中断请求和
16、响应引脚（续2）NMI（Non-MaskableInterrupt）v不可屏蔽中断请求，输入、上升沿有效v有效时，表示外界向CPU申请不可屏蔽中断v该请求的优先级别高于INTR，并且不能在CPU内被屏蔽v当系统发生紧急情况时，可通过它向CPU申请不可屏蔽中断服务33目录上页下页结束4.总线请求和响应引脚HOLDv总线保持（即总线请求），输入、高电平有效v有效时，表示总线请求设备向CPU申请占有总线v该信号从有效回到无效时，表示总线请求设备对总线的使用已经结束，通知CPU收回对总线的控制权34目录上页下页结束4.总线请求和响应引脚（续1）HLDA（HOLDAcknowledge）v总线保持响应（即总线响应），输出、高电平有效v有效时，表示CPU已响应总线请求并已将总线释放v此时CPU的地址总线、数据总线及具有三态输出能力的控制总线将全面呈现高阻，使总线请求设备可以顺利接管总线
