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1、第28讲 常用时序逻辑电路计数器,5.3 计 数 器 计数器的功能是累计输入脉冲个数。它是数字系统中使用最广泛的时序部件。除了计数之外，计数器还可以用于分频、定时、产生节拍脉冲和其他脉冲序列以及进行数字运算等。,5.3.1 二进制计数器 1. 二进制同步计数器 1) 二进制同步加法计数器 按照二进制数规律对时钟脉冲信号进行递增计算的同步时序逻辑电路，称为二进制同步加法计数器。由JK触发器构成的3位二进制同步加法计数器如图5.11所示。,图5.11 3位二进制同步加法计数器逻辑图,由图5.11可知，组成该计数器的是3个下降沿触发的JK触发器，各触发器的时钟脉冲端都连接在CP上，所以这是一个同步计
2、数器。 输出方程为 驱动方程为,将驱动方程代入JK触发器的特性方程，得电路的状态方程为 根据以上状态方程列出状态表，如表5.4所示。,图5.12 3位二进制同步加法计数器的状态图,图5.13 3位二进制同步加法计数器的时序图,从电路设计角度看，时序图中Q0在每个CP脉冲作用下都翻转，所以触发器FF0是T触发器(J0=K0=1)；而其他高位触发器都工作于保持/翻转方式(等效为T触发器)，其状态翻转都发生在低位触发器为全“1”的条件下，这是因为二进制计数中，当低位全“1”时才需要向高位进位。,由此可以确定选用JK触发器构成的n位二进制同步加法计数器的驱动方程为 输出方程为,2) 二进制同步减法计数
3、器 按照二进制数规律对时钟脉冲信号进行递减计算的同步时序逻辑电路，称为二进制同步减法计数器。根据上述加法计数器的工作原理，容易得出3位二进制同步减法计数器电路，如图5.14所示。,图5.14 二进制同步减法计数器逻辑图,仿照二进制同步加法计数器分析方法，我们很容易得到选用JK触发器构成的n位二进制同步减法计数器的驱动方程为 输出方程为,3) 二进制同步可逆计数器 设用U/D表示加减控制信号，且U/D0时作加法计数，U/D 1时作减法计数，则把二进制同步加法计数器的驱动方程与输出方程和二进制同步减法计数器的驱动方程与输出方程组合起来，并把变量U/D写入方程中，便得到二进制同步可逆计数器的驱动方程
4、和输出方程：,输出方程为 图5.15为二进制同步可逆计数器的逻辑图。,图5.15 二进制同步可逆计数器逻辑图,4) 集成二进制同步计数器 常用的集成二进制同步计数器有加法计数器和可逆计数器两种，为了增加电路的功能和使用的灵活性，在实际生产的计数器芯片中，往往还附加了一些控制电路。,CT74LS161和CT74LS163,集成同步二进制计数器,(1) 集成同步二进制计数器 74LS161 和 74LS163,图5.16 74LS161的引脚排列图和逻辑功能示意图,74LS161 与 74LS163 的差别是：“161”为异步清 0，“163”为同步清 0 。其他功能及管脚完全相同。,图5.17
5、CC4520的引脚排列图和逻辑功能示意图,图5.18 74LS193的引脚排列图和逻辑功能示意图,2. 二进制异步计数器（不讲） 1) 二进制异步加法计数器 按照二进制数规律对时钟脉冲信号进行递增计算的异步时序逻辑电路，称为二进制异步加法计数器。如图5.19所示为3位二进制异步加法计数器的逻辑图。,5.3.2 十进制计数器 1. 十进制同步计数器 1) 十进制同步加法计数器 十进制计数器通常是按照8421BCD码进行计数的，由于十进制计数器的每一个状态都是4位二进制代码，所以需要四个触发器构成。如图5.24所示为4个下降沿触发的JK触发器构成的十进制同步加法计数器的逻辑图，它是从4位二进制同步
6、加法计数器的基础上演变而来的。,图5.24 十进制同步加法计数器的逻辑图,输出方程为 驱动方程为,将上述驱动方程代入JK触发器的特性方程，得状态方程为,图5.25 十进制同步加法计数器的状态图,图5.26 十进制同步加法计数器的时序图,2) 十进制同步减法计数器（不讲） 图5.27是十进制同步减法计数器的逻辑图。它也是从4位二进制同步减法计数器电路的基础上演变而来的。,3) 十进制同步可逆计数器（不讲） 把前面介绍的十进制加法计数器和十进制减法计数器用与或门组合起来，并用 U /D作为加减控制信号，即可获得十进制同步可逆计数器。,4) 集成十进制同步计数器 集成同步十进制计数器有加法计数器和可逆计数器两大类，都采用8421BCD编码。,1. CT74LS160 和 CT74LS162,正如“161”与“163”一样，“160”与“162”的差别是：“160”为异步清 0，“162”为同步清 0 ；“160”与“162”的管脚以及其他功能完全相同。,集成同步十进制加法计数器74LS160和74LS162,进位输出 CO 在输入第 9 个脉冲时为高电平，在输入第 10 个脉冲时输出下降沿。,2. 十进制异步计数器（不讲） 1) 十进制异步加法计数器 图5.30所示为4个下降沿触发的JK触发器组成的十进制异步加法计数器的逻辑图。,
