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1、基于 FPGA 系统的数字信号处理适用性评估 罗素 J.彼得森和布拉德 L。哈钦斯杨伯翰大学，电气和计算机工程系，459，普罗沃 84602，美国摘要：FPGA 已经提出了高性能 DSP 处理机的替代品。本文定量比较了 FPGA 对 DSP 处理机和 ASIC 的实际应用以及现有的 CAD 工具和设备的性能。性能的措施是根据实际乘数与 FPGA，信号处理器和专用集成电路。这项研究表明，在许多情况下，FPGA 可以提供一个比 DSP 处理器更好的性能，并且可以接近或超过 ASIC 的性能水平。一 引言为了满足 DSP 系统强加的密集计算和 I / O 需求。许多定制的数字硬件系统利用 ASIC
2、的设计和内置。自定义硬件解决方案是必要的，因为其他方法，如基于微处理器的系统性能低，但有僵化和开发成本高的缺点。DSP 处理器试图克服定制硬件的僵化和开发成本。DSP 处理器通过软件指令译码和执行提供灵活性，同时提供高性能算术组件，如快速的阵列乘法器和多个存储器增加数据吞吐量。由于其有能力实现自定义的硬件解决方案，FPGA 最近也产生了用于实现数字信号处理系统的兴趣，同时，通过重新编程装置的使用来保持其灵活性2。利用 FPGA 是希望在不牺牲系统灵活性的前提下，DSP 处理器的性能可以得到显着的改善。本文试图以 FPGA 的量化能力来提供一个超过 DSP 数字信号处理领域处理器的可接受的性能改
3、善。1.将刊登在第五届国际研讨会上现场可编程逻辑和应用，牛津，英格兰，1995 年 8 月。2.这项工作是根据合同编号 DABT63- 94- C -0085 支持的 ARPA/集体安全条约组织根据国家半导体公司的一个子合同。二乘法和数字信号处理一个数字信号处理算法的核心运作是乘法。通常情况下，一个 DSP 系统的计算性能是受到乘法运算性能限制的，因此必须最大化系统的乘法速度。基于 ASIC 和 DSP 处理器的硬件系统，通过使用快速并行阵列乘法器的最大限度地乘法的性能单独或并行。FPGA 还能够实现单独或并行乘法器根据应用的需求。因此，为了解 FPGA 的性能相对于 ASIC 和 DSP处理
4、器的 FPGA 乘法替代品，其性能相对自定义乘数解决方案的比较是必要的。本节介绍的多个基本实现的替代品，其性能就是在 FPGA 上实现的。2.1 乘法器架构的替代品在实施硬件乘法器，有两个基本的选择可用。倍增器可以实现完全的并行阵列乘法器作为一个完全的位串行乘法器如图 1 所示。完全平行的做法的好处是，在更快的乘法速度下，结果一般立刻产生。一个并行乘法器的繁殖速度，仅仅是组合逻辑的延时。然而，并行乘法器，也需要大量的面积来实现。另一方面位串行乘法器一般只需要 1/Nth 面积的等效并行乘法器，但需要 2N 位的时间来计算整个结果（ N 是数位乘法器精度） 。这往往导致人们相信 位串行的方式只有
5、 2N 倍，比同等并行乘法器速度较慢，但事实并非如此。由于减小尺寸和乘法器的传播路径，乘数位次持续时间非常短的（同步位串行乘法器时钟周期） 。在一个位串行乘法器实现这个结果，约相当于平均并行乘法器的乘法速度在某些情况下，甚至超过并行乘法器的性能。2.2 FPGA 的乘法结果表 1 列出了三个不同的 FPGA 实施的几个乘法器的性能。所用的 FPGA 是一个Xilinx4010，一个 Altera 的 Flex800081188，松下半导体 CLAy31。前两个 FPGA 的特点是中粒结构, 并且逻辑密度大约相当，而最后的 FPGA 是 NE 粒度体系结构，利用较小，但细胞更多。每个乘法器的乘法
6、速度是以 MHz，以及实施乘数所需的 FPGA 的百分比来排列的。位串行乘法器列出了时钟速率（比特率）和有效的乘法速度（时钟 rate/2N） 。2.3 乘数表的内容在这项研究中的大多数乘法器的使用，如伍利的补并行阵列乘法器的共同架构5和位串行乘法器的流水线版本6如图 1 所示。此外，几个自定义的并行乘法器内置 Altera 和Xilinx 的 FPGA 有特殊功能优势。这些都是用来表示附近最大的增殖性能，可用目前的FPGA 实现。下面将讨论这些特定的自定义。表中列出的几个乘数附加标签合成。此标签表明，合成简单的高层次的硬件语言（VHDL ）设计报表创建的乘数（Z = A* B） 。这些乘法器
7、，使用原理图和高级语言设计乘法器的乘数以便他们之间的比较。结果表明，在 Xilinx4010 并行乘法器表款中合成的乘法器表现非常好。然而，在 VHDL 合成所需的速度和面积方面他们的表现几乎是相同的。2.3.1 快速进位逻辑的并行乘法器本程序 81188 乘数标签快速加法器参考使用快速进位逻辑来制作更快的 FPGA 快速纹波进位加法器。这些加法器是用来建立快速乘法器通过采用加法器来添加连续部分产生的行。这种技术的结果，大约是那些没有实施特殊的逻辑 FPGA 的快速乘法器运算速度的两倍。这种方法的缺点是产生的困难随着乘法器在 FPGA 的位置的改变而增加。可编程路由器只能够把三个无符号的 8
8、位乘法器放在 81188 中虽然他们只利用总资源的 13%。三 两个流行的 DSP 算法的性能比较使用前面的乘法结果，可以将基于 FPGA，DSP 处理器和基于 ASIC 的 DSP 系统之间的性能进行粗略比较。为了这个比较， 已被选定的流行的数字信号处理算法是一个一维滤波和快速傅里叶变换。比较是在现实的使用基础上作出的：FPGA 只是一个单一的处理器，除非 FPGA 芯片和外部乘法器以及全定制 ASIC 结合。在比较中，它会假设乘数的形式，系统的限制路径。并且当使用外部的乘法芯片时开/关之间需要一个额外的 10 ns 作为乘数和 FPGA 芯片间的延时。表 3.20 抽头 FIR 过滤器性能
9、3.1 20 抽头 FIR 滤波器20 抽头 FIR 滤波器的性能数字显示在表 3。表项标记 tms320c5x 指的是流行的 16 位定点数字信号处理的处理器是 c5x 德克萨斯制造的仪器。排列的基准是一个具有 35 ns 的周期时间 C5X 和一个 57 MHz 的外部时钟率4。数据传输率小于倒数的计算时间（1.0 秒）从而引起执行指令设置滤波器移动数据和关闭芯片。这些条目贴上 Altera 公司 U - BIT- Serialrefer 无符号位串行乘法器来构建的 20 抽头滤波器，而那些标有 Altera 公司的 S -位串行指签署位串行乘法器的使用。签署过滤器 3 和 2.5 倍分别
10、为 8 - 位和 16 位 20 抽头 FIR滤波器签署位串行运算的映射效率低下，导致系统的芯片数量增加。LD LMU08andLD LMU18 项是指自定义乘数芯片的使用是结合了 FPGA 来实现滤波器的逻辑器。FPGA 是用来实现必要的数据的延误，数据路径，乘法器芯片控制，和产品积累所需的乘法累加 FIR 滤波器的循环。同样，假设 10 NS 芯片延迟时间。比较等效实现利用 FPGA 实现-一个可能致力于执行该乘法器（ 16 位版本）项标记和快速并行地赛灵思并行快速被包括在内。表中的下一个项目，先前讨论了乘法器 Xilinx 的常系数分布式算术的结果。两个自定义的 FIR 滤波器的最后排名
11、结果：ASIC，逻辑 DevicesLF438818x8 位数字滤波器和 GEC PlesseyPDSP16256/AProgrammable FIR 滤波器。3.1.1 比较和结论比较所有上市的滤波实现，可以看出，基于 ASIC 的实现可以获得最高的性能。然而， 他们的性能几乎是通过与赛灵思基础常数乘法器相匹配来实现。这清楚地表明，使用分布式乘法运算方法的优势。使用这种方法的 8 位和 16 位版本的过滤器获得加快的 28 和 13 因素分别超过 DSP 处理器。因此致力于一个特定的滤波器，由于每个乘数是一个常数这种方法的缺点是需要执行所有的并行乘法。对 16 位滤波器来说这个结果代表了一个
12、较大的芯片数（5 比 2 的专用集成电路） 。比 DSP 处理器性能差是那些只使用一个单一的基于 FPGA 乘法器执行整个过滤循环的系统（项标记快速并行） 。在这些系统中，一个单一的乘数被用来计算滤波器的整个 20 迭代乘法累加循环。这种方法最接近 DSP 处理器用于执行滤波的方法，但是，由于基于FPGA 的乘法器和以超大规模集成电路为基础的 DSP 处理器的乘法器速度的差异。结果，性能较差。因此，当一个自定义的超大规模集成电路的乘数芯片是和 FPGA（表项标记 LD LMU08andLD LMU18）一起使用时，这种架构再次超过 DSP 处理器的性能。3.2 基 4 快速傅里叶变换比较使用
13、4FFT 算法也已完成，并出现在表 4。精确的 FFT 列在表 4 给出了每个用于实部和虚部的输入数据字的变换的比特数。基于 FPGA 的实现使用一个 Altera 的 FPGA 和来自 GEC 普莱塞半导体复杂乘法器芯片 PDSP16116/16。该系统是用于控制算法和执行基4 蝶形单元。快速傅里叶变换计算通过使用相同的硬件先后计算每一列的基 4 快速傅里叶变换。通过使用一个 FPGA 和复杂的乘法器可以更快的实现列快速傅里叶变换。从表中可以看到 FPGA 的使用比在的 FFT 长度为 64，256 和 1024 的 TMS320C5x DSP处理器分别加快 9.4，10 和 12.5 点。
14、该算法的实施主要是计算的约束，从而进一步加快对实现如上所述更大的并行，或通过使用更快的复数乘法器。使用外部的乘法芯片与 FPGA 提供了一个数量级的增加超过了 TI 的 DSP 芯片的性能。额外的性能提高可能与基于 ASIC 的系统，然而，如果一个芯片组的每个 FFT 的列都被使用，那么基于 ASIC 的系统的性能可以接近或超过了通过 FPGA 的执行情况。例如，使用一个 PDSP16116/ A 芯片和每 FPGA 的 FFT 列 1024 点基 4 FFT 可以进行 307/ 5=61.4 秒四 结论执行表 1 中的 FPGA 乘法器的结果表明，对于大多数类型的乘法器的 FPGA 明显比定
15、制芯片慢。因此，对于 FPGA 为了获得比 DSP 处理器和 ASIC 更好的性能，广泛的专业化和并发增加必须使用。分布式乘法运算方法被证明是常数乘法可应用于大型应用的性能提高了专业化的方法。20 抽头 FIR 滤波器和基 4 FFT 结果表明对于基于 FPGA 的 DSP 系统性能幅度提高超过了使用 DSP 处理器是不合理。这可以被认为是足够显著的提高，值得进一步应用到 DSP 的 FPGA。此外，FPGA 提供一个超过 ASIC 的重新配置优势。与适当的ASIC 设计相比灵活性有限，但 FPGA 有能力在功能和通过重新配置 I /O 方面彻底改变。这使得它可以通过专业化和增加并发性自定义设
16、计，并通过硅在许多不同的应用程序的摊销，以获得最好的性能和减少成本。参考文献1. 雷蒙德研究 Andraka。FIR 滤波器的 FPGA 中使用了位串行的方式。在第三届 PLD 设计的会议和展览，1993 年2. 西北贝格曼和 J. C.的 Mudge。基于 FPGA 的性能比较自定义电脑与 DSP 应用的通用计算机。在 D A.比尔和 KL 宝 CEK，编辑，自定义的计算机，页164171，NAPA，CA，1994 年 4 月的 FPGA 的 IEEE 研讨会论文集3. 肯尼斯大卫查普曼。适合快速整数乘法器在 FPGA 的 EDN 杂志，第 80 页，1994 年5 月 12 日。4. 半导体 Group.Digital 信号处理产品和应用底漆。德州仪器公司，1991。5. 启黄。计算机算术原理，体系结构，并设计。约翰威利父子，1979 年。6. R.F.里昂。二的补流水线乘法器。IEEE 在通信，页 418424，1976 年 4 月的交易。
