《电子技术基础 数字部分第六版) 康华光第5章锁存器和触发器共6节资料》由会员分享，可在线阅读，更多相关《电子技术基础 数字部分第六版) 康华光第5章锁存器和触发器共6节资料（62页珍藏版）》请在金锄头文库上搜索。
1、5 锁存器和触发器,5.1 双稳态电路,5.2 SR锁存器,5.4 触发器的电路结构和工作原理,5.5 触发器的逻辑功能,5.3 D锁存器,5.6 用Verilog HDL描述锁存器和触发器,教学基本要求,1、掌握锁存器、触发器的电路结构和工作原理,2、熟练掌握SR触发器、JK触发器、D触发器及T 触发器的逻辑功能,3、正确理解锁存器、触发器的动态特性,1、时序逻辑电路与锁存器、触发器：,时序逻辑电路:,概述,锁存器和触发器是构成时序逻辑电路的基本逻辑单元 。,结构特征:由组合逻辑电路和存储电路组成,电路中存在反馈。,工作特征：时序逻辑电路的工作特点是任意时刻的输出状态不仅与该当前的输入信号有
2、关，而且与此前电路的状态有关。,2、锁存器与触发器,共同点：具有0 和1两个稳定状态，一旦状态被确定，就能自行保持。一个锁存器或触发器能存储一位二进制码。,不同点：,锁存器-对脉冲电平敏感的存储电路，在特定输入脉冲电平作用下改变状态。,触发器-对脉冲边沿敏感的存储电路，在时钟脉冲的上升沿或下降沿的变化瞬间改变状态。,5.1 双稳态电路,5.1.1 双稳态的概念,5.1.2 最基本的双稳态电路,5.1 双稳态电路,5.1.1 双稳态的概念,反馈,5.1.2 最基本的双稳态电路,Q端的状态定义为电路输出状态。,电路有两个互补的输出端,1. 电路结构,2、数字逻辑分析,电路具有记忆1位二进制数据的功
3、能。,如 Q = 1,如 Q = 0,3. 模拟特性分析,图中两个非门的传输特性,5.2.1 基本SR 锁存器,5.2 SR锁存器,5.2.2 门控SR锁存器,5.2.1基本SR 锁存器,5.2 SR锁存器,1. 工作原理,现态：R、S信号作用前Q端的 状态，现态用Q n表示。,次态：R、S信号作用后Q端的 状态，次态用Q n+1表示。,1. 工作原理,R=0、S=0,状态不变,无论现态Q n为0或1，锁存器的次态为1态。 信号消失后新的状态将被记忆下来。,R=0、S=1,置1,无论现态Q n为0或1，锁存器的次态为0态。 信号消失后新的状态将被记忆下来。,R=1 、 S=0,置0,S=1 、
4、 R=1,状态不确定,约束条件: SR = 0,当S、R 同时回到0时，由于两个与非门的延迟时间无法确定，使得触发器最终稳定状态也不能确定。,触发器的输出既不是0态，也不是1态,工作波形,2. 基本SR锁存器的动态特性,tpLH和tpHL分别为输出由高到低和由低到高时，相对于输入的延迟时间。,脉冲宽度tW：如果输入脉冲宽度 tW ，Q未越过介稳态点，S端信号撤出，会使输出状态不稳定。图中tW1和tW2均 tW 。,3. 用与非门构成的基本SR锁存器,、,c.国标逻辑符号,a.电路图,例 运用基本SR锁存器消除机械开关触点抖动引起的脉冲输出。,5.2.2 门控SR 锁存器,1. 电路结构,简单S
5、R锁存器,使能信号控制门电路,2、工作原理,S=0，R=0：Qn+1=Qn,S=1，R=0：Qn+1=1,S=0，R=1：Qn+1=0,S=1，R=1：Qn+1= ,E=1：,E=0：,状态发生变化。,状态不变,5.3.1 D锁存器的电路结构,5.3 D锁存器,5.3.2 典型的D 锁存器集成电路,5.3.3 D 锁存器的动态特性,5.3.1 D锁存器的电路结构,1. 传输门控D锁存器,逻辑符号,(1) 逻辑电路图,(2)工作原理,(b) E=0时,(a) E=1时,TG2导通， TG1断开,TG1导通， TG2断开,Q = D,Q 不变,Q = D,D锁存器的功能表,(3) 逻辑功能,Q不变
6、,E=0,(4) 工作波形,2. 逻辑门控D锁存器,逻辑电路图,S =0 R=1,D=0,Q = 0,D=1,Q = 1,S =1 R=0,D锁存器的功能表,74HC/HCT373 八D锁存器,5.3.2 典型的D锁存器集成电路,74HC/HCT373的功能表,L*和H*表示门控电平LE由高变低之前瞬间Dn的逻辑电平。,5.3.3 D锁存器的动态特性,定时图:表示电路动作过程中，对各输入信号的 时间要求以及输出对输入信号的响应时间。,有建立时间tSU、保持时间tU 、脉冲宽度tW等。,5.4 触发器的电路结构和工作原理,5.4.1 主从D触发器的电路结构和工作原理,5.4.2 典型主从D触发器
7、集成电路,5.4.4 其他电路结构的触发器,5.4.3 主从D触发器的动态特性,5.4 触发器的电路结构和工作原理,1. 锁存器与触发器,锁存器在E的高(低)电平期间对信号敏感,触发器在CP的上升沿(下降沿)对信号敏感,在VerilogHDL中对锁存器与 触发器的描述语句是不同的,5.4 触发器的电路结构和工作原理,主锁存器与从锁存器结构相同,1. 电路结构,5.4.1 主从D触发器的电路结构和工作原理,TG1和TG4的工作状态相同,TG2和TG3的工作状态相同,2. 工作原理,TG1导通，TG2断开输入信号D 送入主锁存器。,TG3断开，TG4导通从锁存器维持在原来的状态不变。,(1) CP
8、=0时:,=1，C=0，,Q跟随D端的状态变化，使Q=D。,2. 工作原理,(2) CP由0跳变到1 :,=0，C=1，,触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号,TG3导通，TG4断开从锁存器Q的信号送Q端。,5.4.2 典型主从D触发器集成电路,74HC/HCT74 中D触发器的逻辑图,74HC/HCT74的功能表,国标逻辑符号,74HC/HCT74的逻辑符号和功能表,具有直接置1、直接置0，正边沿触发的D功能触发器,5.4.3 主从D触发器的动态特性,动态特性反映其触发器对输入信号和时钟信号间的时间要求， 以及输出状态对时钟信号响应的延迟时间。,建立时间,保持时间,脉冲宽度
9、,传输延时时间,传输延时时间,保持时间tH ：保证D状态可靠地传送到Q,建立时间tSU ：保证与D 相关的电路建立起稳定的状态，使触发器状态得到正确的转换。,最高触发频率fcmax ：触发器内部都要完成一系列动作，需要一定的时间延迟，所以对于CP最高工作频率有一个限制。,触发脉冲宽度tW ：保证内部各门正确翻转。,传输延迟时间tPLH和tPHL ：时钟脉冲CP上升沿至输出端新状态稳定建立起来的时间,5.4.4 其他电路结构的触发器,1. 维持阻塞触发器,根据 确定触发器的状态,4,CP = 0,2、工作原理,Qn+1=Qn,D 信号进入触发器,为状态刷新作好准备,4,当CP 由0 跳变为1,在
10、CP脉冲的上升沿，触法器按此前的D信号刷新,4,当CP =1,在CP脉冲的上升沿到来瞬间使触发器的状态变化,D信号不影响 、 的状态，Q的状态不变,5.5.1 D 触发器,5.5 触发器的逻辑功能,5.5.2 JK 触发器,5.5.3 SR 触发器,5.5.4 D 触发器功能的转换,5.5.2 T 触发器,5.5 触发器的逻辑功能,不同逻辑功能的触发器国际逻辑符号,D 触发器,JK 触发器,T 触发器,RS 触发器,5.5.1 D 触发器,1. 特性表,2. 特性方程,Qn+1 = D,3. 状态图,3.状态转换图,2.特性方程,5.5.2 JK 触发器,例5.4.1 设下降沿触发的JK触发器
11、时钟脉冲和J、K信号的波形 如图所示试画出输出端Q的波形。设触发器的初始状态为0。,5.5.3 T触发器,特性方程,状态转换图,逻辑符号,4. T触发器,逻辑符号,特性方程,时钟脉冲每作用一次，触发器翻转一次。,5.5.4 SR 触发器,1. 特性表,2. 特性方程,3. 状态图,5.5.5 D触发器功能的转换,D 触发器构成 J K 触发器,2. D 触发器构成 T 触发器,Qn+1 = D,3. D 触发器构成 T 触发器,Qn+1 = D,二分频,锁存器和触发器都是具有存储功能的逻辑电路，是构成时序电路的基本逻辑单元。每个锁存器或触发器都能存储1位二值信息。 锁存器是对脉冲电平敏感的电路
12、，它们在一定电平作用下改变状态。 触发器是对时钟脉冲边沿敏感的电路，它们在时钟脉冲的上升沿或下降沿作用下改变状态。 触发器按逻辑功能分类有D触发器、JK触发器、T（T）触发器和SR触发器。它们的功能可用特性表、特性方程和状态图来描述。触发器的电路结构与逻辑功能没有必然联系。,小 结,5.6.1 时序电路建模基础 5.6.2 锁存器和触发器的Verilog建模,5.6 用Verilog HDL描述锁存器和触发器,Verilog行为级描述用关键词initial或always，但initial是面向仿真，不能用于逻辑综合，本书不介绍。always是无限循环语句，其用法为：,5.6.1 时序电路建模基
13、础,always(事件控制表达式（或敏感事件表)） begin 块内局部变量的定义； 过程赋值语句； end,敏感事件分为电平敏感事件和边沿触发事件:,边沿敏感事件（如触发器） : always(posedge CP or negedge CR） CP的上升沿或CR的下降沿来到，后面的过程语句就会执行。,电平敏感事件（如锁存器）: always(sel or a or b） sel、a、b中任意一个电平发生变化，后面的过程赋值语句将执行一次。,过程赋值语句有阻塞型和非阻塞型:,非阻塞型用“=”表示，语句块内部的语句并行执行。 begin B=A; C=B+1; end,阻塞型用“”表示，多条语句顺序执行。 begin B=A; C=B+1; end,5.6.2 锁存器和触发器的Verilog建模实例,module D_latch (Q, D, E); /D锁存器的描述 output Q; input D, E; reg Q; always (E or D) if (E) Q = D; /Same as: if (E= 1) endmodule module DFF (Q, D, CP); /D触发器的描述 output Q; input D, CP; reg Q; always (posedge CP) Q = D; endmodule,
