《第5章VHDL设计输入方式》由会员分享，可在线阅读，更多相关《第5章VHDL设计输入方式（17页珍藏版）》请在金锄头文库上搜索。
1、塑瞥揭询姆湘驯穆廷指醛卑尚廓布舶恃芯蒙胜粟蚁银多渤沫鹤官瞧祁村炒第5章VHDL设计输入方式第5章VHDL设计输入方式第第5 5章章 VHDLVHDL设计输入方式设计输入方式EDAEDA技术与技术与VHDLVHDL设计设计中葱透啥冲饵荣榨鸿渐挑雌牌提摄采巾埔庆憨肤雄癣腊伟劈吠僻夸致批饶第5章VHDL设计输入方式第5章VHDL设计输入方式第第5 5章章 VHDL VHDL设计输入方式设计输入方式5.15.1Quartus IIQuartus II的的VHDLVHDL输入设计输入设计 Synplify proSynplify pro的的VHDLVHDL输入设计输入设计 Synplify Synpli
2、fy的的VHDLVHDL输入设计输入设计5.25.25.35.3王他疚菲宠盅北踏藏墨砚迭椭芜宇咸恳镣鲤年竹秤扁件斤傣健驻武鸽鸵墓第5章VHDL设计输入方式第5章VHDL设计输入方式基于基于HDL文本输入的数字设计流程文本输入的数字设计流程冶傲蛹趁菜迄窄顶侨找狈靶冗痕朱炬赁熏猜丑袍欧猎码护砌缆篡迪偷蓖抗第5章VHDL设计输入方式第5章VHDL设计输入方式5.1 Quartus II的的VHDL输入设计输入设计 1.输入源程序输入源程序【例5.1】4位模16加法计数器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsign
3、ed.all;entity CNT4 is port(CLK,CLR:in std_logic; -CLR是异步复位端 Q:buffer std_logic_vector(3 downto 0);end;architecture ONE of CNT4 isBegin process(CLR,CLK) begin if CLR=1 then Q=0000; -CLR为高电平时，复位计数器状态到0elsif CLKevent and CLK=1 then Q0) ; -计数器复位 ELSIF CLKEVENT AND CLK=1 THEN -检测时钟上升沿 IF EN = 1 THEN -检测是
4、否允许计数 IF CQI 0); -大于9，计数值清零 END IF; END IF; END IF; IF CQI = 1001 THEN COUT = 1; -计数大于9，输出进位信号 ELSE COUT = 0; END IF; CQ = CQI; -将计数值向端口输出 END PROCESS; END behav;【例5.4】带有复位和时钟使能的10进制计数器各肚赏驻枝御愈皖黑钓一澡貉赤僚粉爽凳叛往帖泉千握述阉讳蛆扒但烤亲第5章VHDL设计输入方式第5章VHDL设计输入方式1输入设计输入设计夜虹谢荤掖铬遂烦斡坝奇禁懦镰扣破劲箍小湍醛迁尼捍郭斤沪爆占港爷靖第5章VHDL设计输入方式第5章
5、VHDL设计输入方式2选择目标器件选择目标器件 伸呸岂胯休蕴豆榴盏邮轰尘转恳汐奶汤龄顿赡曝鞭抵诌衣溯壶昨檀侍埋肘第5章VHDL设计输入方式第5章VHDL设计输入方式3综合前控制设置综合前控制设置 在对输入的文件进行综合前，应根据源文件的不同设计在对输入的文件进行综合前，应根据源文件的不同设计特点作一些针对改善综合方式的控制。例如设计者希望特点作一些针对改善综合方式的控制。例如设计者希望在不改变源文件的情况下，对设计项目中的电路结构进在不改变源文件的情况下，对设计项目中的电路结构进行资源共享优化，或对其中的有限状态机进行优化，或行资源共享优化，或对其中的有限状态机进行优化，或对在众多组合电路块中
6、的触发器重新放置以提高运行速对在众多组合电路块中的触发器重新放置以提高运行速度，可以分别选中左栏的控制选择项：度，可以分别选中左栏的控制选择项：Resource Sharing（资源共享）、（资源共享）、FSM Compiler（状态机编译（状态机编译器）、器）、FSM Explorer（状态机开发器）或（状态机开发器）或Retiming和和Pipelining（流水线设计）。（流水线设计）。 邓皖袖丝茄余耸度靛适荔鸽狙苞毡糟衫裴循噎拭茬奔构备兼芬桓郭陆替壳第5章VHDL设计输入方式第5章VHDL设计输入方式10进制计数器综合后的进制计数器综合后的RTL级原理图级原理图 4综合，查看结果综合，
7、查看结果潜绷晕恰乙违刑挺荤葬也墨不留试励洲厄贵驹示肄味岭啡胞秀魄戍卉便娇第5章VHDL设计输入方式第5章VHDL设计输入方式在在Synplify Pro中调用中调用Quartus IISynplify Pro与与Quartus II的接口的接口 答朝俭星棵庇今绢艳烁盘锤寸妇卿您钟砌导镁融扑刷踌峭夏蔼陷皖闭氏朽第5章VHDL设计输入方式第5章VHDL设计输入方式5-1 用用VHDL设计一个类似设计一个类似74138的译码器电路，用的译码器电路，用Synplify Pro软件对设计文件进行综合，观察软件对设计文件进行综合，观察RTL级综合视级综合视图和门级综合视图。图和门级综合视图。5-2 用用V
8、HDL语言设计一个功能类似语言设计一个功能类似74161的电路，用的电路，用Synplify Pro软件对设计文件进行综合，观察软件对设计文件进行综合，观察RTL级综合视级综合视图和门级综合视图。图和门级综合视图。5-3用用VHDL设计一个设计一个1位全加器，用位全加器，用Synplify软件对其进行软件对其进行综合，观察综合，观察RTL级综合视图和门级综合视图。级综合视图和门级综合视图。习习 题题 立冰并亏娟忠洋惫字短苫城缔空痕硕赊辆晰撂飘询拯古蕾菌啦飘暂先瑞淑第5章VHDL设计输入方式第5章VHDL设计输入方式5-4 用用VHDL设计一个设计一个8位加法器，用位加法器，用Quartus II软件进行综合软件进行综合和仿真。和仿真。5-5 用用VHDL设计一个设计一个8位模位模60加法计数器，用加法计数器，用Quartus II软软件进行综合和仿真。件进行综合和仿真。5-6 基于基于Quartus II软件，用软件，用VHDL语言采用部分积右移的方语言采用部分积右移的方式设计实现一个式设计实现一个4位二进制乘法器，并进行综合和仿真。位二进制乘法器，并进行综合和仿真。习习 题题 寸圆龄茫躲酉六掳馈颠轰惺醇楷叮唁茅膊播蔗纯镶沪听盾鬃她门账钞寄赢第5章VHDL设计输入方式第5章VHDL设计输入方式
