《微处理器系统结构与嵌入式系统设计：第6章 输入输出接口》由会员分享，可在线阅读，更多相关《微处理器系统结构与嵌入式系统设计：第6章 输入输出接口（72页珍藏版）》请在金锄头文库上搜索。
1、第六章第六章 输入输入/ /输出接口输出接口26.1 输入输入/输出接口基础输出接口基础接口的概念：接口的概念：计算机外部算机外部设备与与计算机主机之算机主机之间的硬的硬件件电路和路和驱动程序程序作用：信息存储作用：信息存储操作模式：字节的整数倍操作模式：字节的整数倍器件种类：少器件种类：少速度时序：速度时序：CPU相当、匹配相当、匹配存储器存储器作用：与外设间的信息交换作用：与外设间的信息交换操作模式：位、字节、多字节操作模式：位、字节、多字节器件种类：多器件种类：多速度时序：差异很大、时序不同速度时序：差异很大、时序不同接口接口3简单简单I/O接口框图接口框图与与CPU相关的：数据口相关的
2、：数据口线、I/O选择（地址（地址线）、）、I/O读写写与外与外设相关的：数据寄存器、控制寄存器、状相关的：数据寄存器、控制寄存器、状态寄存寄存器器-端口端口数据缓存寄存器数据缓存寄存器端口端口A寄存器寄存器端口端口B寄存器寄存器控制寄存器控制寄存器状态寄存器状态寄存器CSRS1RS0RDWR时时序序控控制制电电路路数据总线数据总线I/O数据数据控制控制I/O数据数据状态状态I/O选择选择寄存器选择寄存器选择I/O读读I/O写写4接口分类接口分类并行接口：一次传输多个数据位并行接口：一次传输多个数据位串行接口：一次只有一位数据串行接口：一次只有一位数据传输方式传输方式同步接口：总线相连，并同步
3、传输同步接口：总线相连，并同步传输异步接口：无共同的基准时钟异步接口：无共同的基准时钟时序控制方式时序控制方式程序查询方式：程序的执行实现程序查询方式：程序的执行实现程序中断方式：传输时由中断请求信号触发程序中断方式：传输时由中断请求信号触发存储器直接存取访问方式（存储器直接存取访问方式（DMA）通道控制器，通道控制器，I/O处理机处理机传输控制方式传输控制方式外围接口：与外设无关，是系统的一部分外围接口：与外设无关，是系统的一部分外设接口：用于连接外设的接口外设接口：用于连接外设的接口工作对象工作对象5接口功能接口功能设备选择：译码选择设备、端口、端口数据收数据收发和格式和格式转换：读/写，
4、串写，串/并、并并、并/串串接收解接收解释执行行CPU的命令：控制信号的的命令：控制信号的实现外外设状状态接收并接收并转发给CPU：状：状态端口端口支持支持查询、中断、中断、DMA等多种等多种传输控制方式控制方式提供提供缓冲、冲、暂存、存、驱动能力：信号能力：信号驱动错误检测功能：奇偶校功能：奇偶校验复位复位6归纳：接口结构归纳：接口结构1.接口主要功能接口主要功能设备选择、数据、数据缓冲冲信号信号转换、联络控制控制可可编程程/可配置可配置/可重构可重构2.接口硬件接口硬件结构构存存储器接口、外器接口、外设接口接口3.接口技接口技术组成成硬件：地址硬件：地址译码、读写控制、写控制、总线缓冲冲软
5、件：件：驱动程序（初始化、程序（初始化、传送控制、送控制、结束控制等）束控制等）76.1.2端口编址-独立编址存储存储单元单元地址地址00000H00001HFF0FFHFF100HFF101HFFFFFH0000H0001HFF00HI/O端口端口地址地址FFFFH特点：特点：系统视端口和存储单元为系统视端口和存储单元为不同的对象不同的对象。 优点：优点：系统中存储单元和系统中存储单元和I/OI/O端口的数量可端口的数量可达到最大达到最大。缺缺点点：需需专专门门信信号号来来指指示示系系统统地地址址线线上上出出现现的的是是存存储储单单元地址还是端口地址元地址还是端口地址；专用的端口操作指令比较
6、单一；专用的端口操作指令比较单一；独立编址独立编址(INTEL)8独立端口编址总线结构独立端口编址总线结构9I/O地址映射方式地址映射方式2：存储器映像编址：存储器映像编址（如（如Freescale的系列芯片）的系列芯片）存储单存储单元地址元地址00000H00001HFF0FFHI/O端端口地址口地址FF100HFF101HFFFFFH 特特点点：将将端端口口看看作作存存储储单单元元，仅仅以以地地址址范范围围的的不不同同来来区分两者。区分两者。 优优点点：对对端端口口的的操操作作和和对对存存储储单单元元的的操操作作完完全全一一样样，因因此此系系统统简简单单，并并且且对对端端口口操作的指令种类
7、较多操作的指令种类较多 缺缺点点：CPUCPU对对存存储储单单元元和和I/OI/O端端口口的的实实际际寻寻址址空空间间都都小于其最大寻址小于其最大寻址空间空间2024/7/259/10010统一编址总线结构统一编址总线结构116.2 接口地址译码接口地址译码全全译码全部高位地址全部高位地址线都参与都参与译码形成片形成片选信号信号部分部分译码只有只有部分高位地址部分高位地址线参与参与译码形成形成片片选信号信号线译码每每组芯片使用芯片使用一根地址一根地址线作片作片选固定固定译码，可，可变译码地址信号不唯一，地址信号不唯一，所以存在地址重所以存在地址重叠问题，浪费寻叠问题，浪费寻址空间，并可能址空间
8、，并可能导致误操作；导致误操作；2024/7/25共用地址端口的区分方法共用地址端口的区分方法使用读使用读/ /写控制信号区分写控制信号区分2024/7/25共用地址端口的区分方法共用地址端口的区分方法使用端口寄存器中的标志位区分使用端口寄存器中的标志位区分3F7H3F8H3F8H2024/7/25共用地址端口的区分方法共用地址端口的区分方法使用访问顺序区分使用访问顺序区分接口访问至少需要数据端口接口访问至少需要数据端口3F8H3F8H内部地址内部地址156.3 接口信息传输方式接口信息传输方式外设数据变化缓慢，始终外设数据变化缓慢，始终处于就绪状态处于就绪状态,如如开关或开关或LED接口结构
9、简单（通常只需要数据端口），适用面较窄接口结构简单（通常只需要数据端口），适用面较窄6.3.1 程序查询传输方式程序查询传输方式16条件程序控制（程序查询）接口条件程序控制（程序查询）接口数据缓冲器数据缓冲器(输入端口输入端口)状态缓冲器状态缓冲器（输入端口）（输入端口）锁锁存存器器输输入入设设备备数据端口读选通数据端口读选通状态端口读选通状态端口读选通输入选通输入选通输入数据输入数据RQD5VDB（数据、状态）（数据、状态）READY(1bit)数据锁存器数据锁存器（输出端口）（输出端口）状态缓冲器状态缓冲器(输入端口输入端口)输输出出设设备备输出选通输出选通RQD5VDB（数据、状态）（数
10、据、状态）BUSY(1bit)ACK状态端口读选通状态端口读选通数据端口写选通数据端口写选通 接口避免了对端接口避免了对端口的口的“盲读盲读”、“盲写盲写” ，数据传送，数据传送的可靠性高，且硬的可靠性高，且硬件接口相对简单。件接口相对简单。 外设应具有必要的外设应具有必要的联络（握手）信号联络（握手）信号如如READY、ACK等；等； 缺点缺点是是CPU工作效工作效率低，率低，I/O响应速度响应速度慢；在有多个外设的慢；在有多个外设的系统中，系统中，CPU的查询的查询顺序由外设的优先级顺序由外设的优先级确定，实时性差。确定，实时性差。17程序查询方式的打印机接口程序查询方式的打印机接口状态位
11、为状态位为0，则表明先前送出的数据已被打印，可以再送下一，则表明先前送出的数据已被打印，可以再送下一个数据；若状态位为个数据；若状态位为1，则表明先前送出的数据还没打印，就，则表明先前送出的数据还没打印，就不能再送数据出去不能再送数据出去18打印机接口握手打印机接口握手时序图时序图BUSY数据有效数据有效DATA数据有效数据有效ACK5sSTROB5s1. 发送方查询发送方查询BUSY状态信号状态信号2. 当当BUSY“0”时，发送方发送数据时，发送方发送数据3.发送方用控制信号发送方用控制信号/STROB锁存数据，该信号至少维持锁存数据，该信号至少维持5s4. /STROB信号导致信号导致B
12、USY信号变为高电平信号变为高电平5.接收方用接收方用/ACK状态信号表示数据收到，该信号至少维持状态信号表示数据收到，该信号至少维持5s6. /ACK信号导致信号导致BUSY信号变为低电平信号变为低电平196.3.2 程序中断控制接口程序中断控制接口中断请求中断请求触发器触发器QRD数据缓冲数据缓冲端口译码端口译码端口译码端口译码控制端口控制端口中断屏蔽触中断屏蔽触发器发器QD+5VWR外外设设READYDBABDBINTRINTA接口避免了接口避免了CPU 反复低效率的查询，适用于反复低效率的查询，适用于CPU任务繁忙、而数任务繁忙、而数据传送不太频繁的系统中。据传送不太频繁的系统中。外设
13、应具有必要的联络握手信号（如外设应具有必要的联络握手信号（如READY）作为）作为中断请求中断请求信号；信号；中断可被响应的条件：中断可被响应的条件：中断请求触发器置位；中断请求触发器置位；中断屏蔽触发器清零；中断屏蔽触发器清零；CPU内部开放中断；内部开放中断；CPU未处理更高级中断；未处理更高级中断；CPU现行指令执行完；现行指令执行完； 优优先先级级排排队队why？20什么是中断什么是中断“中断中断”是外是外设给出的信号，出的信号，它告它告诉微微处理器已理器已发生了生了某种需要特某种需要特别处理的事件，理的事件，需要去需要去处理或理或为其服其服务-硬件硬件层面面中断中断，是指，是指CPU
14、在在执行正常程行正常程序序时，为处理一些理一些紧急急发生的情况，生的情况，暂时中止当前中止当前程序程序，转而而对该紧急事件急事件进行行处理，并在理，并在处理完后理完后返回正常程序返回正常程序的的过程程-软件件层面面中断服中断服务程序务程序1中断服务中断服务程序程序 2非预料事非预料事件件1非预料非预料事件事件 221中断的随机性、不可预料性中断的随机性、不可预料性非预料事件非预料事件是指事件发生的时间无法预知，是指事件发生的时间无法预知，即中断即中断源何时产生中断不确定，是随机的。源何时产生中断不确定，是随机的。中中断断源源产产生生中中断断的的随随机机性性，使使中中断断服服务务程程序序的的执执
15、行行也也具具有有随随机机性性，即即何何时时执执行行中中断断服服务务程程序序不不是是在在程程序序中安排好的。中安排好的。u中断系统是微机中实现中断功能的各种软、硬件中断系统是微机中实现中断功能的各种软、硬件的总称的总称u中断系统一般包括中断系统一般包括CPU内部相应的中断逻辑、接内部相应的中断逻辑、接口中的中断控制电路及各类中断服务子程序口中的中断控制电路及各类中断服务子程序22中断的相关概念中断的相关概念u中断源：中断源：引起中断的原因，或能够发出中断请求信引起中断的原因，或能够发出中断请求信号的设备号的设备23u断点断点:是指是指CPU执行的现行程序被中断时的下执行的现行程序被中断时的下一条
16、指令的地址，又称断点地址一条指令的地址，又称断点地址u中断现场中断现场: :是指是指CPU转去执行中断服务程序前转去执行中断服务程序前的运行状态，包括的运行状态，包括CPU内部内部各寄存器、断点地址各寄存器、断点地址等。等。中断的相关概念中断的相关概念241000:150H 、 、 、 、 、MOV DX, 0DIV AX, DXMOV DI , AX、 PUSH AX 、 、 IRETCPU在执行此指令时，在执行此指令时，某中断源发申请中断某中断源发申请中断;CPU在执行完该指令后，在执行完该指令后，转去执行中断子程序转去执行中断子程序地址地址1000:150H为断为断点（点（PC寄存器）寄
17、存器）断点概念断点概念所有寄存器内容，断点位置，所有寄存器内容，断点位置，都是现场都是现场中断系统相关概念中断系统相关概念u中断向量：中断向量：中断向量即中断服务子程序的入口地址，中断向量即中断服务子程序的入口地址，也就是中断服务子程序的第一条指令的地址在存储器中也就是中断服务子程序的第一条指令的地址在存储器中的存放位置的存放位置u中断嵌套中断嵌套：当当CPU正在进行某一级别中断源的中断处正在进行某一级别中断源的中断处理时，若有理时，若有更高级别的新中断源更高级别的新中断源发出请求，且新中断源发出请求，且新中断源满足响应条件满足响应条件，则，则CPU应应中止当前的中断服务程序中止当前的中断服务
18、程序，保护此程序的断点和现场，转而保护此程序的断点和现场，转而响应高级中断响应高级中断。这种多。这种多级（重）中断的处理方式称为级（重）中断的处理方式称为“嵌套嵌套”。u中断优先级：中断优先级：若若多个中断源同时提出中断请求，系统多个中断源同时提出中断请求，系统先响应优先级高的中断。若先响应优先级高的中断。若CPU在运行中断服务程序在运行中断服务程序时，有高优先级中断到达，则触发中断嵌套。时，有高优先级中断到达，则触发中断嵌套。26非预料事件非预料事件1 1非预料事件非预料事件2中断嵌套过程示意图中断嵌套过程示意图中断向量中断向量27中断系统相关概念中断系统相关概念中断屏蔽：中断屏蔽：在某些情
19、况下，在某些情况下，CPU可能不可能不对中断中断请求信求信号作出响号作出响应或或处理，理，这就是中断屏蔽。就是中断屏蔽。屏蔽情况屏蔽情况中断屏蔽中断屏蔽标志志IF接口接口电路中的中断屏蔽寄存器路中的中断屏蔽寄存器系系统在在处理理优先先级别较高的中断高的中断请求求时，不会理，不会理睬后来的睬后来的级别较低的中断低的中断请求求 。中断处理过程中断处理过程 中断中断检测 CPU内部硬件自内部硬件自动完成完成 中断判中断判优是否已有中断，哪个是否已有中断，哪个优先先级更高更高中断响中断响应CPU内部硬件自内部硬件自动完成完成 中断中断处理服理服务 中断服中断服务是根据用是根据用户自行自行编制的指令制的
20、指令顺序完成各序完成各项操作的。操作的。 中断返回中断返回中断系统的功能中断系统的功能实现中断及返回中断及返回中断源中断源发出中断出中断请求，求，CPU决定是否响决定是否响应，若响若响应，则保保护断点和断点和现场，转入相入相应中断服中断服务程序，程序，中断服中断服务结束束后，后，恢复恢复现场和断点和断点，继续执行原程序。行原程序。CPU执行流程执行流程中断服务程序中断服务程序1 1非预料事件非预料事件1 1中断系统能实现优先权排队中断系统能实现优先权排队30简单中断接口中的软硬件功能简单中断接口中的软硬件功能SRCPDQ外设发出的中外设发出的中断请求信号断请求信号CPU中断请求中断请求复位信号
21、复位信号5V送至总线的中送至总线的中断请求引脚断请求引脚CPU中断请求中断请求允许信号允许信号硬件需完成的功能：硬件需完成的功能：可产生稳定的中断请求信号可产生稳定的中断请求信号可屏蔽该中断请求信号可屏蔽该中断请求信号可清除该中断请求信号可清除该中断请求信号软件需完成的功能：软件需完成的功能：产生中断请求允许信号产生中断请求允许信号产生中断请求复位信号产生中断请求复位信号装载中断服务子程序装载中断服务子程序 将用户中断服务子程序的将用户中断服务子程序的入口地址放入中断向量表入口地址放入中断向量表中断系统优先权中断系统优先权中断系中断系统能能实现优先先权排排队按各中断按各中断请求的重要程度排列求
22、的重要程度排列CPU响响应的次序称的次序称为中中断断优先先级。即同即同时有多个中断有多个中断请求到来求到来时，CPU会会首先响首先响应和和处理理优先先级别最高的中断最高的中断请求求。中断中断优先先级的的实现可以可以用用软件或硬件件或硬件设置置32中断的软件判优法中断的软件判优法至至CPU的的INTR引脚引脚+由外设设置的由外设设置的中断请求寄存器中断请求寄存器1 2 3 4 5 6 7 8可由程序设置的可由程序设置的中中断允许寄存器断允许寄存器1 2 3 4 5 6 7 8 设备优先级由软设备优先级由软件查询流程确定。件查询流程确定。试画出工作流程；试画出工作流程；考虑如何得到中断类型号；考虑
23、如何得到中断类型号；33中断优先权编码电路中断优先权编码电路 8-3编编码码器器A2A1A0B2B1B0比比较较器器AB12中断请求信号中断请求信号+至至CPU的的INTR引脚引脚优先权失效信号优先权失效信号+优先优先权寄权寄存器存器CPU 1 2 3 4 5 6 7 8可由程序设置的可由程序设置的中断允许寄存器中断允许寄存器由外设设置的由外设设置的中断请求寄存器中断请求寄存器1 2 3 4 5 6 7 8 设备优先级由编码设备优先级由编码器连接方式确定。器连接方式确定。34菊花链式排队电路菊花链式排队电路 设备优先级由链式设备优先级由链式电路连接顺序确定。电路连接顺序确定。B1B1 B2B2
24、H1H1 H2H2 G1G1 G2G2 CPU的中断响的中断响应信号应信号INTA到设备到设备1的中断的中断响应信号输出响应信号输出到设备到设备2的中断的中断响应信号输出响应信号输出到设备到设备7的中断的中断响应信号输出响应信号输出到设备到设备8的中断的中断响应信号输出响应信号输出1 2 3 4 5 6 78可由程序设置的可由程序设置的中断允许寄存器中断允许寄存器由外设设置的由外设设置的中断请求寄存器中断请求寄存器至至CPU的的INTR引脚引脚+1 2 3 4 5 6 78A1A1 A2A2 356.3.3 直接存储器访问（直接存储器访问（DMA）方式）方式程序程序查询传送方式的特点送方式的特
25、点电路路简单不能不能实时响响应适用于适用于简单的无的无实时性要求的性要求的场合合需要需要CPU参与参与程序中断程序中断传送方式的特点送方式的特点实时响响应，需要中断控制，需要中断控制电路路适用于适用于传输数据量数据量较少，而要求少，而要求实时性性较高的高的场合合需要需要CPU参与参与DMA方式方式解决一次性解决一次性传输大量数据大量数据一般用于存一般用于存储器与器与I/O之之间，CPU不参与不参与传输而运行其他程而运行其他程序序36DMA控制器结构控制器结构数据缓数据缓冲器冲器地址缓地址缓冲器冲器数据总线数据总线地址总线地址总线时序控时序控制逻辑制逻辑IOR MEMRMEMW片选片选IOWCL
26、K计数指示计数指示总线请求总线请求复位复位总线仲总线仲裁逻辑裁逻辑DMA控控制逻辑制逻辑地址寄地址寄存器存器计数寄计数寄存器存器状态寄状态寄存器存器总线响应总线响应DMA请求请求DMA响应响应外设申请外设申请DMA操作操作总线响总线响应应DMADMAC初始化初始化DMAC传传输输37DMAC具备的功能具备的功能向向CPU发出出总线请求求信号信号HOLD。当当CPU允允许出出让总线控制控制权时，能，能够接收接收CPU发出的出的总线应答信号答信号HLDA，并接管，并接管总线进入入DMA方式。方式。具有具有寻址址功能，功能，对存存储器及器及I/O寻址并修改地址指址并修改地址指针。具有具有控制控制逻辑
27、，能，能发出出读/写控制信号。写控制信号。决定决定传输的字的字节数，并判断数，并判断DMA是否是否结束。束。发出出DMA结束信号，交出束信号，交出总线权，使，使CPU恢复正常工作恢复正常工作状状态38存储器存储器CPUDMACI/O地址总线地址总线AB数据总线数据总线DB控制总线控制总线CBDMA传送过程传送过程I/ODMA请求请求DMAC总线请求总线请求CPU总线响应总线响应DMA响应响应n可在可在I/O设备和存储器之间直接传送数据。设备和存储器之间直接传送数据。n传送时，源和目的均直接由硬件指定。传送时，源和目的均直接由硬件指定。n传输的数据块长度需要指定，计数由硬件自动进行。传输的数据块
28、长度需要指定，计数由硬件自动进行。n在一批数据传输完成后，一般通过中断方式通知在一批数据传输完成后，一般通过中断方式通知CPU进行后续处理。进行后续处理。nCPU和和I/O设备能在一定程度上并行工作，效率高。设备能在一定程度上并行工作，效率高。n一般用于高速批量数据的传输一般用于高速批量数据的传输 39 按键接口按键接口线性性键盘每一个按每一个按键需要占用需要占用I/O端口的一根口端口的一根口线矩矩阵键盘所有按所有按键按行、列排列，按行、列排列，较节约I/O口口线非非编码键盘：主：主CPU处理按理按键的操作，降低了主的操作，降低了主CPU的效的效率率编码键盘：使用：使用专用的用的CPU（单片机
29、）片机）处理按理按键操作，操作，缓减主减主CPU的的负担担并并行行端端口口VCC406.4 并行接口并行接口无握手并行接口无握手并行接口最最简单的直接数据的直接数据输出或出或输入入 41矩阵键盘结构矩阵键盘结构 8位位并行并行输入输入端口端口8位位并行并行输出输出端口端口+5V10k10k10k10k第第0行行第第1行行第第2行行第第7行行第第0列列 第第1列列 第第2列列 第第3列列 第第7列列42行扫描法（一）行扫描法（一） 第一步：判断是否有第一步：判断是否有键按下按下 输出端口出端口的各位都的各位都为低低电平，即平，即各列都各列都为0 0 读取取输入端口数据入端口数据，如果，如果输入不
30、等于入不等于FFHFFH，则有有键被按下被按下 MOV AL，00H；MOV DX，OUTPORT；OUTDX，ALMOV DX，INPORT；IN AL，DX；CMP AL，0FFH43行扫描法行扫描法( (二）二）第二步：确定按第二步：确定按键号号确定按确定按键的列数：的列数：输出出扫描描值，使，使某一列某一列为低低电平，其它列平，其它列为高高电平平；读取取行行值，看是否有行，看是否有行线处于低于低电平平 确定按确定按键的行数：循的行数：循环右移行右移行值，直到，直到为0 0 44行扫描法程序流程行扫描法程序流程 是否有一行接地？是否有一行接地？键盘键盘命令命令处理处理是是进位位为进位位为
31、0？否否扫描值循环左移一位，扫描值循环左移一位，使下一列为低电平使下一列为低电平键号键号+8，计数值，计数值 -1否否读进行值读进行值行值循环右移一位行值循环右移一位是是结束结束是是全部扫描完？全部扫描完？否否设键号设键号=0，计数器，计数器=列数列数行扫描初值行扫描初值=11111110B输出扫描值，使某一行为低电平输出扫描值，使某一行为低电平MOVMOVBLBL，0 0MOVMOVDLDL，8 8MOVMOVCLCL，0FEH0FEHMOV ALMOV AL，CLCLOUT OUTPORTOUT OUTPORT，AL AL IN ALIN AL，INPORTINPORTCMPCMPALAL
32、，0FFH 0FFH ROLROLALAL，1 1MOVMOVCLCL，ALAL RCR ALRCR AL，1 1JNC PROCJNC PROCINC BLINC BL键值键值+1+145数码管结构数码管结构共阴共阴结构构：输入控制入控制端端为高高电平平时，对应的的LED亮亮共阳共阳结构构：输入控制入控制端端为低低电平平时，对应的的LED亮亮多位数多位数码管管组成的数成的数码显示屏可以有示屏可以有动态和静和静态两种两种显示方式示方式46数码屏显示方式数码屏显示方式静静态显示示：显示位数少示位数少时使用使用各各位位（8段）段）输入控制端分入控制端分别与接口与接口电路的路的输出端出端相相连；各各
33、段段（LED）恒定地）恒定地导通或截止；通或截止；占用占用I/O口：口：8*N动态显示示：显示位数多示位数多时使用使用各位共享各位共享输入控制端；入控制端；需同需同时进行行位位选（选中被点亮的位）和中被点亮的位）和段段选（输入控制端确定各入控制端确定各LED的的发光情况）光情况）各位各位轮流流显示一遍的示一遍的总时间不能不能过长(不大于不大于20ms占用占用I/O口口:8N4768数码显示屏静态显示接口数码显示屏静态显示接口48并行输并行输出端口出端口(带锁存带锁存功能功能)并行输并行输出端口出端口（带锁（带锁存功能）存功能）D0D7D7D6D5D4D3D2D1D0D5D4D3D2D1D0位位
34、0位位1位位2位位3位位4位位5D0D7段选段选位选位选图图 6个数码管的显示接口电路个数码管的显示接口电路OUT SEGPORT,AL ; AL=76H OUT SEGPORT,AL ; AL=76H “H H”MOV AL,0DFH ; CL=1101,1111MOV AL,0DFH ; CL=1101,11117676H HOUT BITPORT,AL ; AL=CL=1101,1111OUT BITPORT,AL ; AL=CL=1101,11110 1 1 1 1 10 1 1 1 1 1INC DIINC DIMOV AL,DI ; AL=79HMOV AL,DI ; AL=79H
35、H H7979H H1 0 1 1 1 11 0 1 1 1 1E EOUT SEGPORT,AL ; AL=79H OUT SEGPORT,AL ; AL=79H “E E”ROR CL ; CL=1110,1111ROR CL ; CL=1110,1111OUT BITPORT,AL ; AL=CL=1110,1111OUT BITPORT,AL ; AL=CL=1110,1111496.4.2 带握手信号的并行接口带握手信号的并行接口输入入设备发出的出的选通信号通信号CPU读接口中的状接口中的状态缓冲寄存器，以确定外冲寄存器，以确定外设是否准是否准备好好若若READY=1，说明外明外设已
36、将数据送到接口，已将数据送到接口，CPU读数据端口，数据端口，同同时数据端口的数据端口的读信号将接口中的信号将接口中的D触触发器清零，完成本次数据器清零，完成本次数据传送。送。506.4.2 带握手信号的并行接口带握手信号的并行接口若若BUSY=0，CPU向数据端口写入需向数据端口写入需发送的数据，同送的数据，同时将接口中将接口中的的D触触发器置器置1，即令，即令BUSY=1输出出设备从接口的数据从接口的数据锁存器中存器中读出数据；出数据；输出出设备发出响出响应信号信号ACK将接口中的将接口中的D触触发器清零，即令器清零，即令BUSY=0，完成本次数据，完成本次数据传送。送。nCPU读接口中接
37、口中的状的状态缓冲寄冲寄存器，并存器，并检查状状态信息以确信息以确定外定外设是否可是否可以接收数据；以接收数据；51双向并行接口双向并行接口52模模/数转换接口数转换接口536.4.3 可编程并行接口可编程并行接口允允许用用户通通过写入不同的写入不同的控制字控制字改改变其工作方式其工作方式工作模式工作模式选择寄存器、中断允寄存器、中断允许寄存器、上拉使能寄存器、三寄存器、上拉使能寄存器、三态使能寄存器和多功能使能寄存器和多功能选择寄存器寄存器I/O引脚引脚上拉控上拉控制位制位三态输出三态输出控制位控制位I/O数据输出数据输出复用信号输出复用信号输出多功能复多功能复用选择位用选择位毛刺毛刺滤除滤
38、除毛刺滤除毛刺滤除控制位控制位边沿边沿检测检测中断允中断允许位许位其他其他I/O中中断请求信号断请求信号PIO中断中断请求信号请求信号I/O数据输入数据输入I/O中断状态中断状态电源电源54可编程并行接口可编程并行接口数据数据总线缓冲器、冲器、读/写控制写控制逻辑、输入入/输出端口出端口(A、B和和C)、可、可编程控制寄存器等程控制寄存器等55工作方式控制字工作方式控制字1D7D6D5D4D3D2D1D00 输出输出1 输入输入PC3PC0B口口0 输出输出1 1 输入输入0 方式方式01 方式方式1B口工作方式口工作方式PC7PC40 输出输出1 输入输入A口口0 输出输出1 输入输入特征位
39、，特征位，D7=1表示是方式控制字表示是方式控制字A口工作方式口工作方式00 方式方式001 方式方式11x 方式方式256方式方式1联络信号联络信号A、B端口均可工作于方式端口均可工作于方式1，C口口线需要作需要作为A/B的的联络信号信号未使用的未使用的C口口线，可作，可作为普通普通I/O使用使用57工作方式工作方式1输入时序输入时序58工作方式工作方式1输出时序输出时序59方式方式2联络信号联络信号只有只有A端口可工作于方式端口可工作于方式2，C口口线需要作需要作为其其联络信信号号A/B工作方式可独立工作方式可独立设置，不相关置，不相关联60工作方式工作方式2双向传输双向传输61C口置口置
40、/复位控制字复位控制字0D7D6D5D4D3D2D1D00 复位复位1 置位置位设置内容设置内容特征位，特征位，D7=0表示是表示是C口按位口按位置位置位/复位控制字复位控制字无意义无意义选择操作位选择操作位D3 D2 D1C端口位0 0 0PC00 0 1PC10 1 0PC20 1 1PC31 0 0PC41 0 1PC51 1 0PC61 1 1PC7626.5 串行接口串行接口实现数据的实现数据的串串/并、并并、并/串串转换转换实现串行数据的实现串行数据的格式格式化化(如自动加入起始位、校验位或同步字符等如自动加入起始位、校验位或同步字符等实现实现差错控制差错控制（如异步通信中的帧格式
41、错、奇偶校验错、溢出错等如异步通信中的帧格式错、奇偶校验错、溢出错等实现接口间联络信号的解释和控制实现接口间联络信号的解释和控制63I2C接口接口包括分包括分频寄存器、地寄存器、地址寄存器、数据寄存址寄存器、数据寄存器、控制寄存器和状器、控制寄存器和状态寄存器等多个可以寄存器等多个可以编程的寄存器程的寄存器内部总线内部总线中断中断IRQ地址线地址线数据线数据线数据复用器数据复用器地址译码器地址译码器起始、停起始、停止、仲裁止、仲裁控制控制时钟时钟控制控制I2C状态状态寄存器寄存器I2C数据数据寄存器寄存器I2C控制控制寄存器寄存器I2C地址地址寄存器寄存器I2C分频分频寄存器寄存器输入输入同步
42、同步输入输入/输输出数据移出数据移位寄存器位寄存器地址比较地址比较器器SCLSDA64I2C总线时序及过程示意图总线时序及过程示意图START起始状起始状态、寻址、数据址、数据传送方向、从接口送方向、从接口应答、数据答、数据传送、数据送、数据应答及答及STOP结束状束状态，如，如图中的中的A、B、C、D、E、F所所标示示65SPI接口接口同步全双工串行接口同步全双工串行接口接收缓存寄存器接收缓存寄存器接收移位寄存器接收移位寄存器发送控制寄存器发送控制寄存器接收时接收时钟控制钟控制发送缓存寄存器发送缓存寄存器发送移位寄存器发送移位寄存器控制寄控制寄存器存器时钟源时钟源时钟源选择时钟源选择与分频器
43、与分频器接收控制寄存器接收控制寄存器SOMI时钟相位与时钟相位与极性控制极性控制SCK发送时发送时钟控制钟控制MOSISS666.5.2 异步串行接口异步串行接口收收发无共同无共同时钟源，也不通源，也不通过锁相相实现时钟同步同步接收缓冲器接收缓冲器接收移位寄存器接收移位寄存器波特率发生器波特率发生器波特率寄存器波特率寄存器接收同步控制器接收同步控制器发送缓冲器发送缓冲器发送移位发送移位寄存器寄存器发送同步控制器发送同步控制器状态寄存器状态寄存器控制寄存器控制寄存器中断识别寄存器中断识别寄存器中断允许中断允许寄存器寄存器差错控制寄存器差错控制寄存器MODEM寄存器寄存器MODEM接口信号接口信号
44、INTRXDTXD时钟源时钟源67波特率发生器波特率发生器通信的建立是通通信的建立是通过设置波特率置波特率为一致而一致而实现的的波特率与系波特率与系统时钟频率有关，并通率有关，并通过设置分置分频器的分器的分频值达到波特率一致的目的达到波特率一致的目的本地时本地时钟源钟源波特率寄存器波特率寄存器分频器分频器预分频器预分频器波特率波特率发送时钟发送时钟串口接收串口接收采样时钟采样时钟式中式中SCLK为本地串口的时钟源为本地串口的时钟源频率，频率，PD为预分频因子，通常取为预分频因子，通常取16、32或或64等常数。等常数。BD为波特为波特率因子率因子68异步串行通信数据帧结构异步串行通信数据帧结构
45、n通行协议是指通信双方共同遵守的约定，包括波特率、校通行协议是指通信双方共同遵守的约定，包括波特率、校验方式和帧格式等验方式和帧格式等n帧内同步，帧间异步帧内同步，帧间异步n每帧的数据位数为每帧的数据位数为5-8位，初始化时设置为定值，且收发位，初始化时设置为定值，且收发双方一致。双方一致。7/25/202469/ 32系统级芯片 (SOC) 技术系统知识 (硬件与软件)电路设计知识 (DAC、ADC 等)制造工艺知识(90nm, 65nm, 45nm)晶圆工艺知识(300mm 晶圆)A/DA/D数字射频处理器数字滤波与控制混合信混合信号处理号处理器器 数字数字 基基带带混合信号混合信号处理器
46、处理器软硬件协同设计设计及验证技术IP核生成和复用技术超深亚微米工艺及纳米IC设计技术70SoC的片内总线的片内总线片上片上总线特点特点简单高效高效结构构简单：占用：占用较少的少的逻辑单元元时序序简单：提供：提供较高的速度高的速度接口接口简单：降低：降低IP核核连接的复接的复杂性性灵活，具有可复用性灵活，具有可复用性地址地址/数据数据宽度度可可变、互互联结构构可可变、仲裁机制仲裁机制可可变功耗低功耗低信号尽量不信号尽量不变、单向信号向信号线功耗低、功耗低、时序序简单片内片内总线标准准ARM的的AMBA 、IBM的的CoreConnectSilicore的的Wishbone、Altera的的Avalon2024/7/25IP核构成核构成软核：以可核：以可综合的合的RTL（Register Transfer Level）级描述形式提交的核。描述形式提交的核。仅描述核的功能描述核的功能实现。硬核：以版硬核：以版图形式提交的核。形式提交的核。经过预先布局不能且不能先布局不能且不能由系由系统设计者修改的核。者修改的核。固核：以固核：以门级网表的形式提交的核。介于网表的形式提交的核。介于软核硬核之核硬核之间，描述各元件之描述各元件之间的关系。的关系。72 第六章习题第六章习题作作业：2 2、3 3、4 4、6 6、7 7、8 8、121272/100
