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1、赛微电子网整理更多电子资料请登录赛微电子网FPGA 工程师面试试题集锦1、同步电路和异步电路的区别是什么？（仕兰微电子）2、什么是同步逻辑和异步逻辑？（汉王笔试）同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。3、什么是线与逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试）线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用 oc 门来实现，由于不用oc 门可能使灌电流过大，而烧坏逻辑门。同时在输出端口应加一个上拉电阻。4、什么是 Setup和 Holdup 时间？（汉王笔试）5、setup 和 holdup 时间,区别.（南山之桥）6、解释 setup
2、 time 和 hold time 的定义和在时钟信号延迟时的变化。（未知）7、解释setup和hold time violation ，画图说明，并说明解决办法。（威盛VIA 2003.11.06 上海笔试试题）Setup/hold time是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T 时间到达芯片，这个 T 就是建立时间-Setup time.如不满足 setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。 保持时间是指触发器的时钟信
3、号上升沿到来以后，数据稳定不变的时间。如果 hold time不够，数据同样不能被打入触发器。建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么 DFF 将不能正确地采样到数据，将会出现 metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。（仕兰微电子）9、什么是竞争与冒险现象？
4、怎样判断？如何消除？（汉王笔试）在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。10、你知道那些常用逻辑电平？TTL 与 COMS 电平可以直接互连吗？（汉王笔试）常用逻辑电平：12V，5V，3.3V；TTL 和 CMOS 不可以直接互连，由于 TTL 是在 0.3-3.6V之间，而 CMOS 则是有在 12V 的有在 5V 的。CMOS 输出接到 TTL 是可以直接互连。TTL接到 CMOS 需要在输出端口加一上拉电阻接到 5V 或者
5、 12V。11、如何解决亚稳态。（飞利浦大唐笔试）亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。12、IC 设计中同步复位与异步复位的区别。（南山之桥）13、MOORE与 MEELEY 状态机的特征。（南山之桥）14、多时域设计中,如何处理信号跨时域。（南山之桥）15、给了 reg 的 setup,hold 时间，求中间组合逻辑的 delay 范围。（飞
6、利浦大唐笔试）Delay q,还有 clock 的 delay,写出决定最大时钟的因素，同时给出表达式。（威盛 VIA 2003.11.06上海笔试试题）18、说说静态、动态时序模拟的优缺点。（威盛 VIA 2003.11.06上海笔试试题）19、一个四级的 Mux,其中第二级信号为关键信号如何改善 timing。（威盛 VIA 2003.11.06 上海笔试试题）20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。（未知）21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优点），全加器等等。（未知）22、卡诺图写
7、出逻辑表达使。（威盛 VIA 2003.11.06上海笔试试题）23、化简 F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）24、please show the CMOS inverter schmatic,layout and its cross sectionwith P- well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer c
8、urve?（威盛笔试题 circuit design-beijing-03.11.09）25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain? 26、为什么一个标准的倒相器中 P 管的宽长比要比 N 管的宽长比大？（仕兰微电子）27、用 mos 管搭出一个二输入与非门。（扬智电子笔试）28、please draw the transistor level schematic of a c
9、mos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。（威盛笔试题 circuit design-beijing-03.11.09）29、画出 NOT,NAND,NOR 的符号，真值表，还有 transistor level 的电路。（Infineon笔试）30、画出 CMOS 的图，画出 tow-to-one mux gate。（威盛 VIA 2003.11.06上海笔试试题）31、用一个二选一 mux 和一个 inv 实现异或。（飞利
10、浦大唐笔试）32、画出 Y=A*B+C 的 cmos 电路图。（科广试题）33、用逻辑们和 cmos 电路实现 ab+cd。（飞利浦大唐笔试）34、画出 CMOS 电路的晶体管级电路图，实现 Y=A*B+C(D+E)。（仕兰微电子）35、利用 4 选 1 实现 F(x,y,z)=xz+yz。（未知）36、给一个表达式 f=xxxx+xxxx+xxxxx+xxxx 用最少数量的与非门实现（实际上就是化简）。37、给出一个简单的由多个 NOT,NAND,NOR 组成的原理图，根据输入波形画出各点波形。（Infineon 笔试）38、为了实现逻辑（A XOR B）OR （C AND D），请选用以下
11、逻辑中的一种，并说明为什么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND 39、用与非门等设计全加法器。（华为）40、给出两个门电路让你分析异同。（华为）41、用简单电路实现，当 A 为输入时，输出 B 波形为（仕兰微电子）42、A,B,C,D,E 进行投票，多数服从少数，输出是 F（也就是如果 A,B,C,D,E 中 1 的个数比 0 多，那么 F 输出为 1，否则 F 为 0），用与非门实现，输入数目没有限制。（未知）43、用波形表示 D 触发器的功能。（扬智电子笔试）44、用传输门和倒向器搭一个边沿触发器。（扬智电子笔试）45、用逻辑们画出 D
12、触发器。（威盛 VIA 2003.11.06上海笔试试题）46、画出 DFF 的结构图,用 verilog 实现之。（威盛）47、画出一种 CMOS 的 D 锁存器的电路图和版图。（未知）48、D 触发器和 D 锁存器的区别。（新太硬件面试）49、简述 latch 和 filp-flop 的异同。（未知）50、LATCH 和 DFF 的概念和区别。（未知）51、latch 与 register 的区别,为什么现在多用 register.行为级描述中 latch 如何产生的。（南山之桥）52、用 D 触发器做个二分颦的电路.又问什么是状态图。（华为）53、请画出用 D 触发器实现 2 倍分频的逻
13、辑电路？（汉王笔试）54、怎样用 D 触发器、与或非门组成二分频电路？（*笔试）55、How many flip-flop circuits are needed to divide by 16? (Intel) 16 分频？56、用 filp-flop 和 logic-gate 设计一个 1 位加法器，输入 carryin 和 current-stage，输出 carryout 和 next-stage.（未知）57、用 D 触发器做个 4 进制的计数。（华为）58、实现 N 位 Johnson Counter,N=5。（南山之桥）59、用你熟悉的设计方式设计一个可预置初值的 7 进制循环计
14、数器，15 进制的呢？（仕兰微电子）60、数字电路设计当然必问 Verilog/VHDL，如设计计数器。（未知）61、BLOCKING NONBLOCKING赋值的区别。（南山之桥）62、写异步 D 触发器的 verilog module。（扬智电子笔试）module dff8(clk , reset, d, q); input clk; input reset; input 7:0 d; output 7:0 q; reg 7:0 q; always (posedge clk or posedge reset) if(reset) q = 0; else q = d; endmodule 63、用 D 触发器实现 2 倍分频的 Verilog 描述？（汉王笔试）module divide2( clk , clk_o, reset); input clk , reset; output clk_o; wire in; reg out ; always ( posedge clk or posedge reset) if ( reset) out
