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1、402007届湖南冶金职业技术学院应用电子专业毕业设计 目 录摘 要1前 言2第一章 课题概述31.1、选题背景31.2、设计任务31.3、基本要求4第二章、设计方案52.1、总体设计方案62.2、元件说明8第三章、系统实现与理论分析93.1、数字信号发生器93.1.1、数字信号发生器的软件流程图和组成框图93.1.2、带异步置位/复位的通用八位寄存器的VHDL的源程序113.1.3、任意分频器的源程序113.1.4、循环移位寄存器源程序123.2、门限电压控制器133.3、触发电路133.3.1、触发电路软件流程图和组成框图133.3.2、转换接口电路模块功能的VHDL源程序143.3.3、
2、四位移位寄存器VHDL源程序153.3.4、比较器的VHDL的源程序163.3.5、锁存储器VHDL源程序163.4、数据采集和处理173.4.1、数据采集和处理的软件流程图和组成框图173.4.2、存储器REGN的VHDL程序203.4.3、系统控制器CONTROL的VHDL程序203.4.4、数据处理器CALC的VHDL程序213.5、存储器RAM的实现223.6、示波器通道控制253.6.1、多波形显示软件流程图和组成框图253.6.2、多波形显示理论分析253.7、键盘输入293.8、液晶显示303.8.1、液晶显示软件流程图303.8.2、1602C液晶和单片机的接线原理图303.8
3、.3、单片机液晶显示源程序31第四章、系统仿真测试344.1、数字信号发生器344.2、触发电路364.3、数据采集和处理384.4、RAM随机存储器404.5、DAC控制器40总 结41致 谢42参考文献43附录 EPM7032LC44-6硬件管脚分部图44附录 硬件图.45电气工程系应用电子专业毕业设计成绩评定表46摘 要本设计应用了FPGA芯片和VHDL硬件描述语言设计8位简易逻辑分析仪在模拟示波器上显示可移动的时间标志线，并采用LCD方式显示时间标志线所对应时刻的8路输入信号逻辑状态。.采用FPGA作为数据判断、存储、采集和处理的核心控制系统之一。以单片机AT89S51作为外部主控制器
4、，控制外部按键输入和点阵LCD的显示，并产生触发状态字；FPGA作为以软件编程为主，只要软件能够仿真通过，硬件元件只要满足有效的I/O端口就可以。在利用单片机AT89S51有限的I/O上和各个端口的功能是不能完全达到要求的，还需要在单片机AT89S51外围上加上必要的器件，这样可以减少单片机（AT89S51）复杂的编程和硬件I/O上的冲突。测试结果表明，我们充分发挥FPGA速度快，可并行处理的特点，因此被测信号最高频率可达到很高。这种方案结合了上述两种方案的优点，既能实现良好的人机交互，又能工作在较高的频率，可以很好的实现题目要求。我们在实现的过程中，利用EDA工具预测系统上限频率可达30M以
5、上。在测试过程中限于仪器设备，我们采用1M测试信号，系统工作稳定可靠，测量结果准确无误。关键词：数字逻辑，数据采集，多波形显示，数字信号发生， Keyword: digital logic, data collection, multi-waveform display, digital signal generator , 前 言在信息技术高速发展的今天，电子系统数字化已成为有目共睹的趋势。从传统的应用中小规模芯片构成电路系统得到广泛地应用的单片机，直至今天FPGA/CPLD在系统设计中的应用，电子设计技术已迈入一个全新的阶段。FPGA/CPLD不仅具有容量大，逻辑功能强的特点，而且兼有高速
6、，高可靠性。同时使得硬件的设计可以如软件设计一样方便快捷，使电子设计的技术操作和系统构成在整体上发生了质的飞跃。随着FPGA/CPLD器件的日益成熟和应用，在通信，国防，工业自动化，仪器仪表等领域的数字电子系统设计工作中，它们正在成为电子设计的主要角色。基于强大的EDA技术的支持，以VHDL为主要设计手段，充分开发利用CPLD芯片丰富而灵活的逻辑资源，成为当前数字系统设计的主要发展方向。目前广范围、高精度数字式频率和功率因数的测量，大都用单片机加高速，专用计数器芯片来实现。本设计除了对被测信号的整形部分、键输入和最后的液晶显示部分必须用单片机实现外，其于可采用VHDL语言编程设计，并下载在一片
7、FPGA芯片上，整个系统非常精简，并能够达到同样的技术指标。根据不同的需要还可以重新编程下载，进行升级。FPGA器件作为控制核心之一，其灵活的现场可更改性，可再配置能力，对系统的各种改进非常方便，在不更改硬件电路的基础上还可以进一步提高系统的性能。具有高速、精确、可靠、抗干拢性强和现场可编程先进优点。第一章 课题概述1.1、选题背景： 高校电气类及相关专业教学中，实践环节越来越被重视。在数字电路的实验及数字系统的设计中，示波器已远远不能满足教学要求。例如在一些数字电路的研究和实验中，往往需要同时查看多路数字信号的时序关系，甚至有时因为信号不会重复出现，因此只用示波器往往无法完整了解信号的相对关
8、系，在这种场合有台逻辑分析仪就显得相当必要。然而自1973年世界上第一台逻辑分析仪至今，逻辑分析仪的普及率仍然很低，30%以上的数字设计师没有使用逻辑分析仪，80%的高校实验室没有普及逻辑分析仪。最重要的原因在于其高昂的价格。逻辑分析仪昂贵的价格和越来越广泛的应用前景之间的矛盾使逻辑分析仪高精度智能化方向以展，同时也催生了很多降低成本和拓展功能的方案。 逻辑分析仪的主要功能就是分析测量数字系统的逻辑波形和逻辑关系。它利用时钟脉冲采样，在达到预设的触发条件时，将触发前后的状态进贮存、显示和处理，展示数据流的内容，从而发现和解决故障。1.2、设计任务： 设计并制作一个8路数字信号发生器与简易逻辑分
9、析仪，其结构框图如图1所示： 图1.2 逻辑分析系统框图 1.3、基本要求 （1） 制作数字信号发生器能产生8路可预置的循环移位信号序列，输出信号为TTL电平，序列时钟频率为100Hz，并能够重复输出。逻辑信号序列示例如图示所示。（2） 制作简易逻辑分析仪 A、具有采集8路信号的功能，并可设置单级触发字。信号采集的触发条件为各路被测信号电平与触发字所设定的逻辑状态相同。在满足触发条件时，能对被测信号进行一次采集，存储。 B、能利用模拟示波器清晰稳定地显示所采集的8路信号波形，并显示触发点位置。 C、8位输入电路的输入阻抗大于50K，其逻辑信号门限电压可在0.254V范围内按16级变化，以适应各
10、种输入信号的逻辑电平。 D、每通道的存储深度为20bit.（3） 能在示波器上显示可移动的时间标志线，并采用LED或其它方式显示时间标志线所对应时刻的8路输入信号逻辑状态。（4） 简易逻辑分析仪应具备3级逻辑状态分析触发功能，即当连续依次捕捉到设定的3个触发字时，开始对被测信号进行一次采集，存储与显示，并显示触发点位置。3级触发字可以任意设定（例如：在8路信号中指定连续依次捕捉到两路信号11、01、00作为三级触发状态字）。（5） 触发位置可调（即可选择显示触发前、后所保存的逻辑状态字数）。（6） 其它（如增加存储深度后分页显示）。第二章、设计方案 2.1、总体设计方案： 从整个系统的框图和功
11、能要求可以看出，该系统由两个主要控制核心，一个由VHDL语言组成的FPGA（可编程逻辑器件）的主要完成输入信号判断、比较、存储、采集和处理，并且同时完成对数模转换的控制输出的核心。一个由AT89S51单片机外部主要控制核心。并且由VHDL语言描述的控制器均可构造于一个芯片中。根据上述功能和控制器工作流程图，可以由图1框图配置大概所需要的组成电路图。该系统组成主要有如下：（1）、数字信号发生器：该系统采用是用VHDL语言来描述8路数字信号发生器的发生，它主要由预置寄存器、分频器和循环移位寄存器组成，其中预置寄存器预置信号由AT89S51的I/O输出口控制输入。（2）、CPLD控制核心：它主要对数
12、据进行采集、存储、处理和输出、输入控制，其中START是对判断、比较电路使能，启动触发器全整运行，EOC是整个触电路最终产生的通知信号，反馈到控制器，把所需的信号输入到电路中，进行处理、存储和输出显示，NWR端既是RAM的写入信号同时也DAC控制电路的使能信号。而DAC控制电路是使8路数字信号能够清晰、稳定显示在示波上，它能把从RAM读出每页存储的信号通计数器控制8路显示。（3）、单片机控制本核心：该核心主要控制由键盘输入控制，键盘控制触发字、预置信号产生，用常用的P0口作为液晶接口。用RD和WR控制P0输出输入信号。（4）、键盘输入：采用外部电路实现按键输入，只有16个按键，并连接入到8-3
13、编码器中和四个与门组成信号输入。2.2、元件说明： CD4051引脚功能见图2。CD4051相当于一个单刀八掷开关,开关接通哪一通道,由输入的3位地址码ABC来决定。其真值表见表1。“INH”是禁止端,当“INH”=1时,各通道均不接通。此外,CD4051还设有另外一个电源端VEE,以作为电平位移时使用,从而使得通常在单组电源供电条件下工作的CMOS电路所提供的数字信号能直接控制这种多路开关,并使这种多路开关可传输峰峰值达15V的交流信号。例如,若模拟开关的供电电源VDD=5V,VSS=0V,当VEE=5V时,只要对此模拟开关施加05V的数字控制信号,就可控制幅度范围为5V5V的模拟信号。 图
14、 3.5 CD4051芯片图CD4051的功能描述表：输入状态接通通道INHCBA0000“0”0001“1”0010“2”0011“3”0100“4”0101“5”0110“6”0111“7”1均不接通第三章、系统实现与理论分析3.1、数字信号发生器3.1.1、数字信号发生器的软件流程图和组成框图：八数字信号发生器的设计由VHDL语言实现，其硬件图如图3所示，预置数据可以通过单片机同步串行口输入；100Hz时钟由1MHz晶振提供的信号经过1/10000分频后产生，CPLD芯片选用EPM7032LC44-6来产8路信号发生器。图3.1.1 8 路信号发生器软件流程图从流程图可以看出它的设计过程简单可靠，由一个小FPGA的芯片可以完成。从图3.1.2软件设计的顶层图都非常的清楚。SCK、SDA的串行输入、CLOCK时钟信号主要控制循环移位寄存器，而任意分频的设计使有源晶振的输入可以由选取。实现了CPLD的所具备的优越性。图3.1.2 数字信号发生器的组成框图基于CPLD的数字信号发
