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1、构建系统级 JTAG链调试电路第一部分：JTAG 技术介绍JTAG技术俗称边界扫描技术，是近代发展起来的高级测试技术。JTAG主要有以下几个方面应用：1). 互连测试。判断互连线路是否存在开路、短路或固定逻辑故障。2). 可编程器件的程序加载。如FLASH、CPLD、 FPGA等器件的加载。3). 可编程器件的在线调试。如FPGA，DSP等器件在线debug。4). 电路采样。器件正常工作时，对管脚状态进行采样观察。JTAG测试一般使用标准的TAP(Test Access Port)连接器 , 如下图所示。A).1 号脚为 TCK。JTAG测试参考时钟，由JTAG主控制器提供给被测试器件，该信
2、号需要下拉处理， 下拉电阻不能小于 330ohm，一般选择 1Kohm。之所以 TCK要下拉处理， 是因为 JTAG 测试规范规定： 在 TCK为低电平时， 被测试器件的 TAP状态机不得发生变化。 所以，默认状态下， TCK必须为低电平，使TAP状态机保持稳定。最小驱动电流为2mA。B).2 号脚为 GND。使用时直接连单板的GND即可。C).3 号脚为 TDO。 JTAG测试数据输出管脚，JTAG主控制器从此管脚输出测试数据给被测试器件， JTAG主控制器的 TDO接被测试器件的TDI 。TDO在 TCK的下降沿输出。 JTAG测试规范没有规定如何处理 TDO管脚，一般情况下悬空即可，也可
3、以通过4.7Kohm 电阻上拉到 VCC，已增加驱动 TDO的驱动能力。D).4 号脚为 VCC。连接电源，一般为3.3V/2.5V/1.8V 等，具体看芯片说明。在这里特别说明下，在实际使用中，很容易将2 号脚的 GND与此 VCC接反，导致 JTAG不可用，所以，大家在设计审查时一定要特别关注这个地方。以免因低级错误导致设计改板。E).5 号脚为 TMS。 TMS是 Test Mode Select的缩写，作用是进行测试模式选择，由JTAG主控制器输出给被测试器件。 被测试器件在 TCK的上升沿才 TMS信号进行采样， 根据采样结果来判断是正常模式还是JTAG测试模式 (TMS=“ 0”为
4、正常模式， TMS=“ 1”为 JTAG模式 ) 。该管脚需要上拉处理，上拉电阻不小于470ohm，一般选取 4.7Kohm。之所以要上拉处理， 是因为 JTAG测试规范规定：当TMS为高电平状态持续 5 个 TCK时钟周期时， TAP状态机必须回归到复位状态上，不管当前处于何种状态。为了让 TAP在非测试时间里保持在复位的待命状态，所以将 TMS上拉，使其默认状态为高电平。最小驱动电流为1mA。 TMS的频率一般在10MHz以下。F).6 号脚为 NC。 Not Connect的意思，该管脚为定义，使用时悬空即可。G).7 号脚为 /TRST。TAP状态机复位信号。 由 JTAG主控制器输出
5、到被测试器件。该信号需要下拉处理，下拉电阻不小于330ohm，一般选取 1kohm。为了保证器件的正常功能，上电时需要使 TAP状态机复位， 这样就不会因为TAP状态机的状态不定而影响芯片的正常功能。通过电阻下拉到 GND后，所有被测试芯片的TAP状态机一直处于复位状态。 /TRST 为可选信号 ( 因为 TMS上拉已经可以保证TAP状态机处于复位状态 ) ，一般 CPLD/FPGA等逻辑器件的JTAG接口没有提供此信号。H).8 号脚为 /DW。 Direct Write的意思，由 JTAG主控制器输出到被测试器件。该信号一般在对 JTAG写入速度要求很高的情况下使用，该信号有效时，JTAG
6、写入时可以跳过很多中间状态，直接写入数据。该信号一般很少使用。I).9 号脚为 TDI。 Test Data Input ， JTAG主控制器的 TDI 接被测试器件的TDO。 JTAG主控制器会在 TCK 的上升沿对 TDI 信号进行采样。该信号需要上拉处理，上拉电阻要求不小于1Kohm，一般选取 4.7Kohm。之所以要上拉处理，是因为 JTAG测试规范中规定：当从 TDI 接收到的数据为全“ 1”指令时， TAP状态机会跳转到 bypass 状态。为了在出错时让 TAP处于旁路状态，所以将 TDI 上拉，使其默认状态为高电平。J).10号脚为 GND。使用时接单板地即可。JTAG测试时，
7、TCK、TMS、 TDI和TDO四个信号为必须，只要有这四个信号，即可完成JTAG测试工作， /TRST 为可选信号。分析上图可知，与测试有关的信号全部在奇数脚7、 9) ，偶数脚 (2 、 4、 6、 8、10) 均为 VCC、 GND、 NC、 /DW等辅助或无用引脚。(1 、 3、5、目前，一些规模较大的IC 器件基本上都提供JTAG接口，所以，一块单板上会有很多测试口，如何将这些测试口连接起来呢？目前有三种连接方式：串行方式、并行方式和独立方式。JTAG纵观当前主流JTAG设计，以串行方式的菊花链结构最为流行。菊花链结构示意图如下所示。第二部分：需要解决的问题我们的 8250 项目中要
8、用到很多的数字板，每板上有几个FPGA，我们需要实现通过底板一个JTAG接口对所有 FPGA统一编程管理和调试管理，这样就会加快整机调试速度，尤其方便整机组装后的 FPGA程序更新和 chipscope 调试。预期实现图如下：第三部分：可以实现的方案3-1： 桥接芯片实现法对于一个简单的单板，一条 JTAG链就可以满足测试要求，但是，对于 ATCA架构的系统来说，就需要系统级的JTAG架构来将系统上的所有单板连接起来进行系统管理，这就需要用JTAG控制器和JTAG桥片来连接。如下图所示。目前，有很多IC 厂商都有JTAG 主控制器和桥片产品，如National Semiconductor的SC
9、ANSTA101、 SCANSTA111（每片价格30-50 ）、 SCANSTA112（每片价格100-150 ）， TI的SN74LVT8986（每片价格 50-60 ）、SN54ABT8996，MAXIM的 DS26900等。根据询价情况，预计实现成本在 800-1200 。优点：有成功案例参考缺点：成本高，电路复杂。3-2：总线并联法对外 JTAG 接底板 JTAG 总线口LVT245LVT245LVT245Board 1 JTAGBoard 2 JTAGBoard 32 JTAG总线并联法的原理主要是将各PCB 板内各个FPGA 用串行菊花链方式，各板之间通过245分别连接到底板的JTAG 总线上。优点：成本低（ 160 左右），电路简单。缺点： 无案例参考， JTAG 信号经过 245 控制后是否能正确传到不同的板？供电与共地问题的解决？以上疑问需要做个验证试验。验证试验结果：JTAG口信号 TMS， TCK， TDI ，TDO可以准确无误地通过245 芯片，供电与地问题得到解决。下载程序成功，chipscope调试成功。验证试验成功。结论：该方案可行。
