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1、实验四 组合逻辑电路实验分析一、实验目的 1掌握组合逻辑电路的分析方法与测试方法； 2了解组合电路的冒险现象及消除方法； 3验证半加器、全加器的逻辑功能。二、预习要求 1复习组合逻辑电路的分析方法； 2复习用与非门和异或门等构成的半加器、全加器的工作原理； 3复习组合电路冒险现象（险象）的种类、产生原因，如何消除？三、实验原理 1组合逻辑电路由很多常用的门电路组合在一起，实现某种功能的电路，它在任意时刻的输出，仅取决于该时刻输入信号的逻辑取值，而与信号作用前电路原来的状态无关。 2组合逻辑电路的分析是指根据所给的逻辑电路，写出其输入与输出之间的逻辑函数表达式或真值表，从而确定该电路的逻辑功能。
2、其分析步骤为：列出真值表化成最简表达式分析逻辑功能根据电路写出函数表达式3组合电路的冒险现象 (1)实际情况下，由于器件的延时效应，在一个组合电路中，输入信号发生变化时，输出出现瞬时错误的现象，把这现象叫做组合电路中的冒险现象，简称险象。这里研究静态险象，即电路达到稳定时，出现的险象。可分为0型静态险象（如图4-1）和1型静态险象（如图4-2）:图4-1 0型静态险象 其输出函数Y=A+,在电路达到稳定时，即静态时，输出Y总是1。然而在输入A变化时，输出Y的某些瞬间会出现0，Y出现窄脉冲，存在有静态0型险象。 图4-2 1型静态险象其输出函数Y=A+,在电路达到稳定时，即静态时，输出Y总是O。
3、然而在输入A变化时，在输出Y的某些瞬间会出现1，Y出现窄脉冲，存在有静态1型险象。 （2）进一步研究得知，对于任何复杂的组合逻辑电路，只要能成为A+或A的形式，必然存在险象。为了消除险象，通常用增加校正项的方法，如果表达式中出现A+形式的电路，校正项为被赋值各变量的“乘积项”；表达式中出现A形式的电路，校正项为被赋值各变量的“和项”。例如：逻辑电路的表达式为Y=B+AC；当B=C=1时，Y=+A，Y正常情况下，稳定后应输出1，但实际中出现了0型静态险象。这时可以添加校正项BC，则YB+AC+BC=+A+1=1,从而消除了险象。四、实验器件 1TH-SZ型数字电路实验箱 2.双踪示波器YB432
4、0G3. 74LS00 74LS86 74LS02 4.若干导线五、实验内容 1.分析、测试用与非门74LS00组成的半加器的逻辑功能 （1）写出图4-3的逻辑表达式 图4-3由与非门74LS00组成的半加器电路 (2)根据表达式列出真值表4.1，并写出最简函数表达式 （3）根据图4-3，在实验箱上选定两个14脚的插座，插好两片74LS00，并接好连线，A, B两输入接至逻辑开关的输出插口。S, C分别接至逻辑电平显示输入插口。按表4-2的要求进行逻辑状态的测试，将结果填入表4-2，与表4-1进行比较，看两者是否一致。表4.2 半加器理论值 表4.2 实验测量结果ABY1Y2Y3SCABCD0
5、000010110101111S= C= 2分析、测试用异或门74LS86和与非门74LS00组成的半加器的逻辑功能,填入表4-3ABSC00011011表4.3 异或门组成的半加器图4-4 异或门和与非门组成的半加器 S= C=AiBiCi-1SiSi0000101001100010111011113分析、测试用异或门74LS86、与非门74S00和或非门74LS02组成的全加器的逻辑功能图4-5 全加器逻辑电路（1）根据逻辑电路写出全加器的逻辑函数表达式，并化为最简。 Si= Si=（2）按图4-5连线，Ai、Bi、Ci的值按表4-4输入，观察输出Si、Si的值，填入表4.4。4观察冒险现
6、象并消除（1）按图4-6接线，当B=C1时，A输入矩形波（f1 MHZ以上），用示波器观察、记录Y波形。（2）用添加校正项的方法消除险象。画出校正后的电路图，观察、记录校正后Y输出波形。 图4-6 险象的消除六、实验报告要求 1整理实验数据、图表，并对实验结果进行分析讨论。 2总结组合电路的分析与测试方法。3对险象进行讨论。七、实验注意事项 1实验中要求使用+5V，电源极性绝对不允许接错。 2插集成块时，要认清定位标记，不得插反。 3连线之前，先用万用表测量导线是否导通。4输出端不允许直接接地或直接接+5V电源，否则将损坏器件。实验四 计数器及其应用（设计性） 一、实验目的1学习集成触发器构成
7、计数器的方法。2掌握中规模集成计数器的使用方法及功能侧试方法。3用集成电路计数器构成1N分频器。 二、实验预习要求1复习计数器电路工作原理。 2预习中规模集成电路计数器74LS192的逻辑功能及使用方法。3复习实现任意进制计数的方法。三、实验原理计数器是典型的时序逻辑电路，它是用来累计和记忆输入脉冲的个数计数是数字系统中很重要的基本操作，集成计数器是最广泛应用的逻辑部件之一。计数器种类较多，按构成计数器中的多触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器；根据计数制的不同，可分为二进制计数器、十进制计数器和任意进制计数器；根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置
8、数和可编程序功能计数器等。本实验主要研究中规模十进制计数器74LS192的功能及应用。1. 74LS192的主要原理（1）74LS192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其逻辑符号及引脚排列如图4-1所示。图41 74LS192逻辑符号及引脚排列图中：CPU加计数端 CPD一减计数端 一置数端 CR一清零端 一非同步进位输出端 一非同步借位输出端 D0、 D1、D2、 D3一数据输入端 Q0、 Q1、Q2、Q3一数据输出端。74LS192功能如表4.1：表4.1 74LS192的逻辑功能输 入输 出CR/LDCPuCPDD3D2D1D0Q3Q2Q1Q01XXXXX
9、XX000000XXdcbadcba011XXXX加计数011XXXX减计数74LS192加减计数的状态转换表如下表4.2：表4.2 74LS192加减计数的状态转换表加法计数（进位）输入脉冲数0123456789输出Q30000000011Q20000111100Q10011001100Q00101010101减法计数（借位）2计数器的级联使用一个十进制计数器只能表示0一9十个数，为扩大计数器范围，常用多个十进制计数器级联使用。同步计数器往往设有进位（或借位）输出端，所以可以选用其进位（或借位）输出信号驱动下一级计器。图4-2是由74LS192利用其进位输出控制高一位的CPu端构成的加计数级
10、联图。可以实现1010100进制（“00”一“99”）的计数；如果要构成减计数电路，则利用其借位输出控制高一位的CPD端，实现（“99”一“00”）的减法计数，如果计数初始值为0099其中一个数，则必须先在输入端D3D0预置所要开始计数的初始值，令0，将此初始值预置完成，此后重新置=1。 图4-2加计数级联图3任意进制计数的实现 （1）复位法获得任意进制计数器假设已有N进制计数器，而需要得到一个M进制计数器时，只要MN,用复位法使计数器计数到M时置0”，即获得M进制计数器。图4-3所示为用一片74LS192并采用复位法构成的5进制加法计数器。图4-4生所示为用两片74LS192级联并采用复位法
11、构成的几60进制加法计数器。图4-3 采用复位法构成的 图4-4 采用复位法构成的5进制加法计数器 60进制加法计数（2）利用预置功能获得任意进制计数器图4-5是一个用两片74LS192级联构成的特殊12进制加法计数器电路。在数字钟里，对时位的计数序列是1，2，3,11，12；是12进制，而且没有0。即从1开始计数、显示到12为止，当计数到13时，通过与非门产生一个复位信号，使74LS192 (2)时的十位直接置成0000,而74LS192（1）时的个位直接置成0001,从而实现了1-12计数。 图4-5 采用预置法构成的特殊12进制加法计数器四、实验仪器设备1. TH-SZ型数字电路实验箱
12、2. 两片74LS192 一片74LS00五、实验内容174LS192逻辑功能测试74LS192的16脚接VCC=+5V，8脚接地，计数脉冲CPu和CPD由单次脉冲源提供，置数端（）、数据输入端（D3D0）分别接逻辑开关，输出端（Q3Q0）接译码显示输入的相应孔A、B、C、D，同时接至逻辑电平LED显示插孔，和接逻辑电平LED显示插孔。按表4.1逐项测试，判断该集成块的功能是否正常。表4.1逐项测试，判断该集成块的功能是否正常， （1）清零（CR）令CR=1，其它输入端状态为任意态，记录Q3Q2Q1Q0的状态和译码显示的数值。之后，置CR=0。（2）置数（）当CR=0, =0，CPu、CPD任意态时，74LS192处子置数状态。D3D2DlD0任给一组数据，输出Q3Q2QlQ0与D3D2DlD0数据相同，若:D3D2DlD0=0011,记录Q3Q2Q1Q0的状态和译码显示的数值。（3）加法计数令CR=0，=1，CPD=1, CPu接单次脉冲源。在清零后送入10个单次脉冲，观察输出状态变化是否发生在CPu的上升沿。记录译码依次显示数字的情况。（4）减法
