《华中科技大学数字逻辑实验》由会员分享，可在线阅读，更多相关《华中科技大学数字逻辑实验（23页珍藏版）》请在金锄头文库上搜索。
1、数字逻辑实验报告（1）数字逻辑实验1一、系列二进制加法器设计50%二、小型实验室门禁系统设计50%总成绩评语：（包含：预习报告内容、实验过程、实验结果及分析）教师签名姓 名： 学 号： 班 级： 指 导 教 师： 计算机科学与技术学院20 年 月 日数字逻辑实验报告系列二进制加法器设计预习报告一、系列二进制加法器设计1、实验名称系列二进制加法器设计。2、实验目的要求同学采用传统电路的设计方法，对5种二进制加法器进行设计，并利用工具软件，例如，“logisim”软件的虚拟仿真功能来检查电路设计是否达到要求。通过以上实验的设计、仿真、验证3个训练过程使同学们掌握传统逻辑电路的设计、仿真、调试的方法
2、。3、实验所用设备Logisim2.7.1软件一套。4、实验内容对已设计的5种二进制加法器，使用logisim软件对它们进行虚拟实验仿真，除逻辑门、触发器外，不能直接使用logisim软件提供的逻辑库元件，具体内容如下。（1）一位二进制半加器设计一个一位二进制半加器，电路有两个输入A、B，两个输出S和C。输入A、B分别为被加数、加数，输出S、C为本位和、向高位进位。（2）一位二进制全加器设计一个一位二进制全加器，电路有三个输入A、B和Ci，两个输出S和Co。输入A、B和Ci分别为被加数、加数和来自低位的进位，输出S和Co为本位和和向高位的进位。（3）串行进位的四位二进制并行加法器用四个一位二进
3、制全加器串联设计一个串行进位的四位二进制并行加法器，电路有九个输入A3、A2、A1、A0、B3、B2、B1、B0和C0，五个输出S3、S2、S1、S0和C4。输入A= A3A2A1A0、B= B3B2B1B0和C0分别为被加数、加数和来自低位的进位，输出S= S3S2S1S0和Co为本位和和向高位的进位。（4）先行进位的四位二进制并行加法器利用超前进位的思想设计一个先行进位的四位二进制并行加法器，电路有九个输入A3、A2、A1、A0、B3、B2、B1、B0和C0，五个输出S3、S2、S1、S0和C4。输入A= A3A2A1A0、B= B3B2B1B0和C0分别为被加数、加数和来自低位的进位，输
4、出S= S3S2S1S0和Co为本位和和向高位的进位。（5）将先行进位的四位二进制并行加法器封装成一个组件并验证它的正确性将设计好的先行进位的四位二进制并行加法器进行封装，生成一个“私有”库元件并验证它的正确性，以便后续实验使用，封装后的逻辑符号参见图1-1所示。S3 S2 S1 S0C4 四位二进制并行加法器 C0A3 A2 A1 A0 B3 B2 B1 B0图1-1“私有”的先行进位的四位二进制并行加法器5、实验方案设计（1）一位二进制半加器的设计方案设A、B为半加器的输入，C、S为半加器的输出，其中S为本位和，C为进位，通过分析可知，当A=B=0时，C=S=0;当A、B中有一个为1时，C
5、=0，S=1;当A=B=1时，C=1,S=0.据此写出逻辑表达式:使用logism做出一位二进制半加器的电路图，结果如图1-2所示。图1-2 一位二进制半加器（2）一位二进制全加器的设计方案设A、B、为全加器的输入，S、为输出，其中，A、B和分别为被加数、加数和来自低位的进位，输出S和为本位和和向高位的进位，据此可以列出全加器的真值表如表1-1所示。表1-1 全加器真值表ABCiSCo0000000110010100110110010101011100111111利用卡诺图化简并进行异或变换得到最简输出函数表达式为使用logism做出一位二进制全加器的电路图，结果如图1-3所示。图1-3 一位
6、二进制全加器（3）串行进位的四位二进制并行加法器的设计方案串行进位的四位二进制并行加法器可以由四个一位二进制全加器级联构成，其中高位的即为其相邻低位的，因此电路从最低位开始运算，得到本进位以及本位后进行次低位的运算，以此类推，直到运算到最高位。设输入、和分别为被加数、加数和来自低位的进位，输出和为本位和和向高位的进位。使用logism做出串行进位的四位二进制并行加法器的电路图，结果如图1-4所示。图1-4串行进位的四位二进制并行加法器（4）先行进位的四位二进制并行加法器的设计方案串行进位的并行加法器高位的运算需要低位的运算结果参与，因此运算速度较慢，需对其进行优化。由全加器的逻辑表达式可知第i
7、位的进位输出函数及本位和函数的表达式为当第i位被加数Ai和Bi均为1时，有Ci=1，定义为进位产生函数。当1时，定义为进位传递函数，将Pi和Ci代入和中得到因此4位二进制并行加法器各位的进位输出函数和输出函数表达式分别为：使用logism作出先行进位的四位二进制并行加法器的电路图，结果如图1-5所示。图1-5先行进位的四位二进制并行加法器（5）封装先行进位的四位二进制并行加法器电路对先行进位的四位二进制并行加法器进行封装，其中输入A= A3A2A1A0、B= B3B2B1B0和C0分别为被加数、加数和来自低位的进位，输出S= S3S2S1S0和Co为本位和和向高位的进位。封装结果如图1-6所示
8、.图1-6先行进位的四位二进制并行加法器封装图接下来对该加法器进行测试，由于输入值得组合较多，这里选取部分输入进行测试1.输入A=0B,B=1011B, Co=0B，理论输出=0B,S=1011B，实际输出如图1-7所示，与理论结果一致图1-7 测试样例12. 输入A=1111B,B=1111B, Co =1B，理论输出=1B,S=1111B，实际输出如图1-8所示，与理论结果一致 图1-8 测试样例23. 输入A=1100B,B=0011B, Co =1B，理论输出=1B,S=0000B，实际输出如图1-9所示，与理论结果一致 图1-9 测试样例34. 输入A=0100B,B=1001B,
9、Co =1B，理论输出=0B,S=1110B，实际输出如图1-10所示，与理论结果一致图1-10 测试样例4数字逻辑实验报告小型实验室门禁系统设计实验报告二、小型实验室门禁系统设计1、实验名称小型实验室门禁系统设计。2、实验目的要求同学采用传统电路的设计方法，对一个“设计场景”进行逻辑电路的设计，并利用工具软件，例如，“logisim”软件的虚拟仿真来检查这个小型实验室门禁系统的设计是否达到要求。通过以上实验的设计、仿真、验证3个训练过程使同学们掌握小型电路系统的设计、仿真、调试方法以及电路模块封装的方法。3、实验所用设备Logisim2.7.1软件一套。4、实验内容设计场景：某小型保密实验室
10、需要安装一个门禁系统，用于监测、控制和显示该实验室内上班人数，该实验室只有一个门，最多只能容纳15人。假设员工进出实验室都要刷校园卡，并且保证一次刷卡后有且只有一人能进出。实验室空置时人数显示为0，刷卡进入时实验室人数加1，刷卡离开时实验室人数减1。当实验室满员时，还有员工在门外刷卡进入时，门禁系统“不”动作，系统报警提示满员。使用logisim软件对小型电路进行虚拟实验仿真，除逻辑门、触发器、7段数码显示管外，不能直接使用logisim提供的逻辑元件库，具体要求如下。（1）设计一个四位二进制可逆计数器电路并进行封装和验证它的正确性用D触发器设计一个四位二进制可逆计数器，并进行封装。该计数器有
11、一个清零端CLR、一个累加计数脉冲端CPU（输入刷卡进入请求）、一个累减计数脉冲端CPD（输入刷卡离开请求），四个计数输出端QDQCQBQA记录当前实验室人数。将设计好的4位二进制可逆计数器进行封装，生成一个“私有”库元件，以便后续实验使用，4位二进制可逆计数器逻辑符号参见图2-1所示。SD SC SB SACPUCLR 四位二进制可逆计数器 CPD图2-1 “私有”的一个4位二进制可逆计数器（2）用实验1中已封装的“先行进位的四位二进制并行加法器”设计一个将实验室内人数转换成8421BCD码的电路用实验一中已封装的“先行进位的四位二进制并行加法器”和适当的逻辑门将二进制数表示的实验室人数转换
12、成两位十进制数的8421BCD码。（3）设计7段译码器，并采用“7段数码显示管”显示人数的电路设计一个7段译码器（参考书的7448芯片），将两位十进制数的8421BCD码表示的实验室人数用“7段数码显示管”显示出来。该7段译码器有四个输入A3A2A1A0和七个输出abcdefg, A3A2A1A0为8421BCD码，abcdefg为7段数码显示管对应的段。（4）设计当实验室满员时，门禁“不”动作，系统报警提示满员的电路当实验室满员时，在累加计数脉冲端CPU输入刷卡进入请求，计数输出端数据保持不变，门禁“不”动作，系统报警提示满员。当实验室空时，逻辑上不会有实验室内累减计数脉冲端CPD输入刷卡离
13、开请求。为防止信号干扰，在计数输出为0时，若CPD端有脉冲，也应使计数输出端数据保持不变，门禁“不”动作，但不用报警。（5）设计小型实验室门禁系统电路并进行封装和验证它的正确性设计满足要求的小型实验室门禁系统电路并进行封装，生成一个小型实验室门禁系统芯片，封装后的小型实验室门禁系统逻辑符号参见图2-2所示。十位：7段数码显示管个位：7段数码显示管a b c d e f g a b c d e f gCPUCLR 封装后的门禁系统逻辑符号 报警CPD图2-2 封装后的小型实验室门禁系统5、实验方案设计（1）设计一个四位二进制可逆计数器电路经分析采用异步时序逻辑电路，根据题意列出四位二进制可逆计数器的二进制状态表如表2-1所示.表2-1四位二进制可逆计数器的二进制状态表现态Q3Q2Q1Q0次态Q3n+1Q2n+1Q1n+1Q0n+1CPUCPD000000011111000100100000001000110001001101000010010001010011010101100100011001110101011110000110100010010111100110101000101010111001101111001010110011011011110111101100111011111101111100001110
