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1、word70、设有一个8位信息为10101100，试求海明编码的生成和校验过程。71、选择产生多项式为1011，把4位有效信息1100编成CRC码。72、A=0.1011，B=-0.1110，用补码求：A+B，要求写出运算过程。73、A=0.1011，B=-0.0010，用补码求：A-B，要求写出运算过程。74、X=1011B=11D，Y=111B=7D75、X=-1011B=-11D，Y=-111B=-7D主存容量2k字字长 n位地址总线数据总线ReadWriteMFCk位n位CPUMDRMAR76、CPU对主存进展读/写操作时，首先CPU在地址总线上给出地址信号，然后发出相应的读或写命令，
2、并在数据总线上交换信息。77、指令的微操作序列 控制器在实现一条指令的功能时，总要把每条指令分解成为一系列时间上先后有序的最根本、最简单的微操作，即微操作序列。微操作序列是与CPU的部数据通路密切相关的，不同的数据通路就有不同的微操作序列。1加法指令ADD R1,R0这条指令完成的功能是把R0的容作为地址送到主存以取得第一操作数，再与R1的容相加，最后将结果送回主存中。即实现： (R0)(R1)(R0)(1)取指周期 PCout和MARin有效，完成PC经CPU部总线送至MAR的操作，记作(PC)MAR；通过控制总线图中未画出向主存发读命令，记作Read；存储器通过数据总线将MAR所指单元的容
3、指令送至MDR，记作M(MAR)MDR； MDRout和IRin有效，将MDR的容送至IR，记作(MDR)IR。至此，指令被从主存中取出，其操作码字段开始控制CU。使PC容加1，记作(PC)+1PC。这条指令的微操作序列的第步为取指令阶段的公共操作，它完成的任务为： (PC)MAR Read M(MAR)MDRIR (PC)1PC(2)取数周期取数周期要完成取操作数的任务，被加数在主存中，加数已放在通用存放器R1中。 R0out和MARin有效，完成将被加数地址送至MAR的操作，记作(R0)MAR；向主存发读命令，记作Read；存储器通过数据总线将MAR所指单元的容数据送至MDR，同时MDRo
4、ut和Yin有效，记作M(MAR)MDRY；(3)执行周期执行周期完成加法运算的任务，并将结果写回主存。 R1out和ALUin有效，同时CU向ALU发“ADD控制信号，使R1的容和Y的容相加，结果送存放器Z中，记作(R1)+YZ； Zout和MDRin有效，将运算结果送MDR，记作(Z)MDR。向主存发写命令，记作Write。2转移指令JC A这是一条条件转移指令，假如上次运算结果有进位C=1，就转移；假如上次运算结果无进位C=0，就顺序执行下一条指令。设A为位移量，转移地址等于PC的容加位移量。相应的微操作序列如下：(1)取指周期与上条指令的微操作序列完全一样。(2)执行周期如果有进位C=
5、1，如此完成(PC)+APC的操作，否如此跳过以下几步。 PCout和Yin有效，记作(PC)YC=1； Ad IRout和ALUin有效，同时CU向ALU发“ADD控制信号，使IR中的地址码字段A和Y的容相加，结果送存放器Z，记作Ad(IR)+YZ C=1； Zout和PCin有效，将运算结果送PC，记作(Z)PC C=1。78、调相制PE (2)调频制FM(3)改良的调频制MFM(4)改良的改良型调频制M2FM数据序列为：101110001，画出 磁记录方式的磁头线圈中脉冲电流在记录介质上相应磁化翻转形式。79、设有一个盘面直径为18 in的磁盘组，有20个记录面，每面有5in的区域用于记
6、录信息，记录密度为100道/inTPI和1000b/inbpi，转速为2400 r/min，道间移动时间为0.2ms，试计算该盘组的容量、数据传送率和平均存取时间。80、用512K16位的RAM存储器芯片组成一个2M32的半导体只读存储器，试问： 1数据存放器多少位？1分 2地址存放器多少位？2分 3共需要多少个这样的器件？2分4画出此存储器的组成框图.5分解： 81、某机器中，配有一个地址空间为(00001FFF)16的ROM区域，现在用一个SRAM芯片8K8位形成一个16K16位的ROM区域，起始地址为200016。假设SRAM芯片有CS和WE控制端，CPU地址总线A15A0，数据总线为D
7、15D0，控制信号为R/W读/写，MREQ当存储器读或写时，该信号指示地址总线上的地址是有效的。要求：满足条件的存储器，画出地址译码方案。画出ROM与RAM同CPU连接图。解：82、求证：X补+ Y 补 = X + Y 补 mod 2解：83、某计算机字长32位，有16个通用存放器，主存容量为1M字，采用单字长二地址指令，共有64条指令，试采用四种寻址方式存放器、直接、变址、相对设计指令格式。解： 84、如图B2.1表示使用快表页表的虚实地址转换条件，快表存放在相联存贮器中，其中容量为8个存贮单元。问：当CPU 按虚拟地址1去访问主存时，主存的实地址码是多少？当CPU 按虚拟地址2去访问主存时
8、，主存的实地址码是多少？当CPU 按虚拟地址3去访问主存时，主存的实地址码是多少？ 页号该页在主存中的起始地址虚拟地址 页号 页地址332576415530 42000 38000 96000 60000 40000 80000 50000 70000 1 2 3 15 0324 7 0128 48 0516 图B2.1解：1 85、 x = -0.01111 ，y = +0.11001，求 x 补 ， -x 补 ， y 补 ， -y 补 ，x + y = ？ ，x y = ？解：86、假设机器字长16位，主存容量为128K字节，指令字长度为16位或32位，共有128条指令，设计计算机指令格式
9、，要求有直接、立即数、相对、基值、间接、变址六种寻址方式。解：87、某机字长32位，常规设计的存储空间32M ，假如将存储空间扩至256M，请提出一种可能方案。解：88、图B3.1所示的处理机逻辑框图中，有两条独立的总线和两个独立的存贮器。指令存贮器IM最大容量为16384字字长18位，数据存贮器DM最大容量是65536字字长16位。各存放器均有“打入Rin和“送出Rout控制命令，但图中未标出。 图B3.1设处理机指令格式为： 17 10 9 0 OP X加法指令可写为“ADD XR1。其功能是AC0 + Ri + XAC1，其中Ri+ X局部通过寻址方式指向数据存贮器，现取Ri为R1。试画
10、出ADD指令从取指令开始到执行完毕的操作序列图，写明根本操作步骤和相应的微操作控制信号。解：加法指令“ADD XRi是一条隐含指令，其中一个操作数来自AC0，另一个操作数在数据存贮器中，地址由通用存放器的容Ri加上指令格式中的X量值决定，可认为这是一种变址寻址。因此，指令周期的操作流程图如图B3.4，相应的微操作控制信号列在框图外。 图B3.489、设x补=x0.x1x2xn，求证：0, 1 x 0 x补=2x0+x，其中x0=1 , 0 x -1证明：90、如图B8.1表示用快表页表的虚实地址转换条件，快表放在相联存贮 器中，其容量为8个存贮单元，问： 1当CPU按虚地址1去访问主存时主存的
11、实地址码是多少？ 2当CPU按虚地址2去访问主存时主存的实地址码是多少？3当CPU按虚地址3去访问主存时主存的实地址码是多少？页号该页在主存中的起始地址虚拟地址页号页地址332576415530 42000 38000 96000 60000 40000 80000 50000 70000 1 2 3 15 0324 7 0128 48 0516 图B8.1解：91、某微机的指令格式如下所示： 15 10 9 8 7 0操作码XDD: 位移量X:寻址特征位X=00：直接寻址；X=01：用变址存放器X1进展变址；X=10：用变址存放器X2进展变址；X=11：相对寻址设PC=1234 H,( X1
12、)=0037H,( X2)=1122H(H代表十六进制数)，请确定如下指令的有效地址。4420H 2244H 1322H 3521H 6723H解:92、图B8.2给出了微程序控制的局部微指令序列，图中每一框代表一条微指令。分支点a由指令存放器IR5 ，IR6两位决定，分支点b由条件码标志c决定。现采用断定方式实现微程序的程序控制，微地址存放器长度为8位，要求：设计实现该微指令序列的微指令字顺序控制字段的格式。画出微地址转移逻辑图。 图B8.2解：1微地址存放器长度为8位，故推知控存容量为256单元。所给条件中微程序有两处分支转移。如不考虑他分支转移，如此需要判别测试位P1 ，P2直接控制，故顺序控制字段共10位，其格式如下,AI表示微地址存放器： P1 P2 A1,A2 A8判别字段 下地址字段2转移逻辑表达式如下：
