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1、这个CPU模型只是一个教学模型，设计也不一定 合理，只是从原理上说明了 一个简单的RISC-CPU 的构成。我们在这里介绍它的目的是想说明： Verilog HDL仿真和综合工具的潜力和本文介绍 的设计方法对软硬件联合设计是有重要意义的。 我们也希望这一章能引起对CPU原理和复杂数 字逻辑系统设计有兴趣的同学的注意，加入我们 的设计队伍。由于我们的经验与学识有限，不足 之处敬请读者指正。什么是CPU?cpu即中央处理单元的英文缩写，它是计算机的核心 计算机进行信息处理可分为两个步骤：1）将数据和程序（即指令序列）输入到计算机的存储器中：2）从第一条指令的地址起开始执行该程序，得到所需结果，结束
2、运行。CPU的作用是协调并控制计算机的各个部/ 件执行程序的指令序列，使其有条不紊地进行。因此它必（ 须具有以下基本功能：a）取指令：当程序已在存储器中时，首先根据程序入 口地址取出一条程序，为此要发出指令地址及控制信号。b）分析指令：即指令译码。是对当前取得的指令进行 分析，指出它要求什么操作，并产生相应的操作控制命令。c）执行指令：根据分析指令时产生的“操作 命令”形成相应的操作控制信号序列，通过 运算器，存储器及输入/输岀设备的执行， 实现每条指令的功能，其中包括对运算结 果的处理以及下条指令地址的形成。将其功能进一步细化，可概括如下：1）能对指令进行译码并执行规定的动作;2）可以进行算
3、术和逻辑运算；3）能与存储器，外设交换数据；4）提供整个系统所需要的控制；尽管各种CPU的性能指标和结构细节各 不相同，但它们所能完成的基本功能相 同。由功能分析，可知任何一种CPU内 部结构至少应包含下面这些部件：1）算术逻辑运算部件（ALU）；2）累加器;3）程序计数器；4）指令寄存器，译码器；5）时序和控制部件。31RISC即精简指令集计算机(Reduced Instruction SetJ Computer )禹缩写。它是一种八十年代才出现的CPU,与 一般的CPU相比不仅只是简化了指令系统，而且是通过 简化指令系统使计算机的结构更加简单合理，从而提高 了运算速度。从实现的途径看，RI
4、SC.CPU与一般的CPU的 不同处在于：它的时序控制信号形成部件是用硬布线逻 辑实现的而不是采用微程序控制的方式。所谓硬布线逻 辑也就是用触发器和逻辑门直接连线所构成的状态机和 组合逻辑，故产生控制序列的速度比用微程序控制方式 快得多，因为这样做省去了读取微指令的时间。 RISC.CPU也包括上述这些部件，下面就详细介绍一个简 化的用于教学目的的RISC-CPU的可综合VerilogHDL模型的设计和仿真过程。RISC CPU结构VRISC-CPU是一个复杂的数字逻辑电路，但是它詁 基本部件的逻辑并不复杂。可把它分成八个基本 部件：1)2)3)时钟发生器指令寄存器累加器4)RISC CPU算
5、术逻辑运算单元5）数据控制器 6）状态控制器7）程序计数器8）地址多路器DATAV7.0沁IRSTIelk1 fetchCLKM elk alu_clkclk genOFCODEVQrDdataena rst ckregisterdataaccumena rst dklDATA ACCUM alu_clk cpcr1二 2） ：ZEROCLK1 ZEROFETCHRSTopc_iraddraccumALU OUTzeroCONTROLOPCODEINC.PCLOAD_ACC LOAD_PCRDWRLOADRHALTDATACTL ENALOAD ACCRDMWRrfIndatadatactld
6、ata_enaDATA ENAfetchii_addradrpc add【vl20PC_ADDRvl20eweaddrir_addrpc_addrloadclockcounterrstRISCCPU中各部件的相互连接关系TCADRHAIT 讦DAIAUtalADDR=m1时钟发生器11CLK1CLKRESETCLKGENCLK1CLKALU.CLKRESETFETCHALU_CLKFETCH时钟发生器时钟发牛器clkgen利用外来时钟信号elk来牛成一系列时钟信号 clkl、fetch alu_clk送往CPU的他部件。其ipfetch是外来时钟 elk的八分频信号。利用fetch的上升沿来触
7、发CPU控制器开始执 行一条指令，同时fetch信号还将控制地址多路器输出指令地址和 数据地址。clkl信号用作指令寄存器、累加器、状态控制器的时 钟信号。alu.dk则用于触发算术逻辑运算单元。时钟发生器clkgen的波形module clk_gen (elk, reset, clkl, clk2, clk4, fetch, alu_cl input elk, reset;output clkl, clk2, clk4, fetch, alu_clk;wire elk, reset;reg clk2, clk4, fetch, alu_clk;reg7:0 state; parameter
8、SI525354二 8 bOOOOOOOl,二 8 bOOOOOOlO,=8 bOOOOOlOO,二 8bOOOOlOOO.55 二 8 bOOOlOOOO,56 = 8bOOlOOOOO,57 = 8 bOlOOOOOO,58 = 8 blOOOOOOO, idle 二 8bOOOOOOOO;assign clkl 二 clk; always (negedge elk)if (reset)begin clk2 = 0; clk4 = 1; fetch = 0; alu_clk = 0; state = idle;endelsebegincase(state)SI: beginclk2 = c
9、lk2; alu_clk = alu_clk; state = S2;endS2:beginclk2 = clk2;clk4 = clk4;alu elk =elk;state = S3;endS4:S4:S5:S3: beginclk2 = clk2; state 二 S4;endbeginclk2二clk2;clk4clk4;fetch二fetch;sta te二S5;endbeginclk2 = clk2; state 二 S6;endS6:begin clk2 clk4=clk2;=clk4;S7:state = S7;endbeginclk2 = 、clk2;state =endS8
10、:beginclk2=clk2;endclk4fetchstate=idle:stateclk4;fetch;SI;SI;defauIt:state = idle;endcaseendendmodule2指令寄存器INSTRUCTION REGISTERDATA7:0LOAD IRCLK1RESETDATA7:0ENAopc iraddrs15:0CLK1REGISTERRSTOPCODE2:0IR_ADDR12:0顾名思义，指令寄存器用于寄存指令。?3ii指令寄存器的触发时钟是Clkl,在clkl的正沿触发下， 寄存器将数据总线送来的指令存入高8位或低8位寄存器 中。但并不是每个clkl的上
11、升沿都寄存数据总线的数 据，因为数据总线上有时传输指令，有时传输数据。什 么时候寄存，什么时候不寄存由CPU状态控制器的 load-ir信号控制。load_ir信号通过ena 口输入到指令 寄存器。复位后，指令寄存器被清为零。每条指令为2个字节，即16位。高3位是操作码，低13位 是地址。（CPU的地址总线为13位，寻址空间为8K字节。） 本设计的数据总线为8位，所以每条指令需取两次。先取 高8位，后取低8位。而当前取的是高8位还是低8位，由 变量state记录。state为零表示取的高8位，存入高8位 寄存器，同时将变量state置为1。下次再寄存时，由于 state为1,可知取的是低8位，
12、存入低8位寄存器中。 module register(opc_iraddr, data, ena, clkl, rst); output 15:0 opc_iraddr;input 7:0 data;input ena, clkl, rst:reg 15:0 opc_iraddr;reg state;always (posedge clkl)beginif (rst)beginopc_iraddr=16, b0000_0000_0000_0000; state=r bO;endelsebeginif (ena) /如果加载指令寄存器信号load_ir 到来，begin /分两个时钟每次8位加载指令寄存器 casex (state) /先高字节，后低字节rbO: beginopc_iraddr15:8=data;state=l; endrbl: begin opc_iraddr7:0=data;sta
