《电子综合实验报告——数字钟》由会员分享,可在线阅读,更多相关《电子综合实验报告——数字钟(14页珍藏版)》请在金锄头文库上搜索。
1、电子综合实验报告数字钟一、 实验题目:数字钟二、 实验内容:设计一个带闹钟功能的24小时计时器。它包括以下几个组成部分:显示屏,由8个七段数码管组成,用于显示当前时间(时:分:秒)或正在设置的当前时间;Time键、HSet键、MSet键分别用来启动设置时钟的时、分;复位键,用来还原时钟到初始默认值;Alarm键,用于启动设置闹钟时间;A键组,用于输入2进制闹钟时间;扬声器(这里用一个发光二极管代替),在当前时钟时间与闹钟时间相同时,发出蜂鸣声(二极管亮)。主要功能:(1)计时功能:这是本数字闹钟设计的基本功能,每隔一分钟计时一次,并在显示屏上显示当前时间。(2)闹钟功能:如果当前时间与设置的闹
2、钟时间相同,则“扬声器”发出“蜂鸣声”(二极管亮)。(3)设置新的数字钟时间:用户用Time键、HSet键、MSet键对当前时间进行修改。(4)设置新的闹钟时间:用户用Alarm键及A键组对闹钟时间进行修改。(5)显示所设置的闹钟时间:A键组直接展示输入的闹钟时间。三、 设计方案根据系统的设计要求,整个系统分为4个模块:时间计数器、闹钟寄存器、分频器、数码管显示模块。功能介绍:(1)时间计数器:实际上是一个异步复位、异步置数的累加器,通常情况下进行时钟累加计数,必要时可置入新的时钟值,然后从该值开始新的计数。(2)闹钟寄存器:用于保存用户设置的闹钟时间,并可设置新的闹钟时钟时间并判断当前时间是
3、否等于闹钟时间。(3)分频器:把板上输入的6MHz的频率分为1Hz和1kHz,1Hz用于数码管显示,1kHz用于时钟计时。(4)数码管显示模块:用来显示闹钟时间或当前时间。设计思路:顶层RTL图:(一)时间计数器:在正常计时,前面计数器的cout(进位端)作为下一个计数器的信号。当修改当前时间时,选用频率更快的信号,使所显示的时间的值较快的达到要设定的值。此处用一个2选1的选择器来选择适当的信号。此处分和时的修改是分开进行的,分别用Mkey和Hkey进行控制(即:他们作为多路选择器的sel信号)。VHDL语言:library ieee;use ieee.std_logic_1164.all;u
4、se ieee.std_logic_unsigned.all;entity times is port(clk_1Hz:in std_logic; set:in std_logic; rst:in std_logic; s1:in std_logic; s2:in std_logic; z:out std_logic; sec_l,sec_h:out std_logic_vector(3 downto 0); min_l,min_h:out std_logic_vector(3 downto 0); hour_l,hour_h:out std_logic_vector(3 downto 0);
5、 end times; architecture behave of times is signal zd:std_logic; begin process(clk_1Hz,set,rst,s1,s2,zd) variable msecond1:std_logic_vector(3 downto 0):=1000; variable msecond2:std_logic_vector(3 downto 0):=0101; variable mminute1:std_logic_vector(3 downto 0):=0100; variable mminute2:std_logic_vecto
6、r(3 downto 0):=0011; variable mhour11:std_logic_vector(3 downto 0):=1000; variable mhour22:std_logic_vector(3 downto 0):=0000; begin if clk_1Hzevent and clk_1Hz=1then if mminute1=0000 and mminute2=0000 then zd=1; else zd=0; end if; if set=0then if s1=0then mminute1:=mminute1+1; if mminute1=1010then
7、mminute1:=0000; mminute2:=mminute2+1; if mminute2=0110then mminute2:=0000; end if; end if; end if; if s2=0then mhour11:= mhour11+1; if mhour11=1010then mhour11:=0000; if mhour220010then mhour22:=mhour22+1; end if; elsif mhour22=0010and mhour11=0100then mhour22:=0000; mhour11:=0000; end if; end if; e
8、lsif rst=0then msecond1:=1000; msecond2:=0101; mminute1:=0100; mminute2:=0011; mhour11:=1000; mhour22:=0000; else msecond1:=msecond1+1; if msecond1=1010then msecond1:=0000; msecond2:=msecond2+1; if msecond2=0110then msecond2:=0000; mminute1:=mminute1+1; if mminute1=1010then mminute1:=0000; mminute2:
9、=mminute2+1; if mminute2=0110then mminute2:=0000; mhour11:=mhour11+1; if mhour11=1010then mhour11:=0000; if mhour220010then mhour22:=mhour22+1; end if; elsif mhour22=0010and mhour11=0100then mhour22:=0000; mhour11:=0000; end if; end if; end if; end if; end if; end if; end if; sec_l=msecond1; sec_h=m
10、second2; min_l=mminute1; min_h=mminute2; hour_l=mhour11; hour_h=mhour22; z=zd; end process; end architecture behave;(二)闹钟寄存器:闹钟系统的闹钟时间由闹钟寄存器保存和传递,并与当前的时间进行比较。若两者相等(分和时分别比较,将两者的结果经过与门输出),则二极管发光。VHDL语言:library ieee;use ieee.std_logic_1164.all;entity jicun is generic ( n:integer:=8); port(D1:in std_logic_vector(3 downto 0); D2:in std_logic_vector(3 downto 0); D3:in std_logic_vector(3 downto 0); D4:in std_logic_vector(3 downto 0); CP:in std_logic; set:in std_logic; s1:in std_logic; s2:in std_logic; Q1:out std_logic_vector(3 downto 0);