TFT元件結構及原理1 TFT-LCD的面板構造2 G1G2G3GmGm-1S1S2S3Sn-1 SnSource 線儲存電容Gate 線液晶電容TFTArray面板說明comITOCLC3 單一畫素結構儲存電容(Cs)BB’GSDAA’TFTAAA’4 G1G2G3GmGm-2Gm-1S1S2S3Sn-2 Sn-1 SnArray 面板示意圖5 1.因TFT元件的動作類似一個開關(Switch)，液晶元件的 作用類似一個電容，藉Switch的ON/OFF對電容儲存的 電壓值進行更新/保持2.SW ON時信號寫入(加入、記錄)在液晶電容上，在以外 時間 SW OFF，可防止信號從液晶電容洩漏3.在必要時可將保持電容與液晶電容並聯，以改善其保持 特性保持電容TFT元件加入電壓液晶6 1.上圖為TFT一個畫素的等效電路圖，掃描線連接同一列 所有TFT閘極電極，而信號線連接同一行所有TFT源極 電極2.當ON時信號線的資料寫入液晶電容，此時，TFT元件成 低阻抗(RON)，當OFF時TFT元件成高阻抗(ROFF)，可防 止信號線資料的洩漏3.一般RON與ROFF電阻比至少約為105以上。
掃描線信號線RONROFF液晶保持電容GDS7 認識 TFTGDSDSG1. TFT為一三端子元件2.在LCD的應用上可將其視為一開關3.為何要採 Inverted Staggered 之結構？DSG8 TFT元件的運作原理(1)Vgs>Vth：訊號讀取DSGGDSCLCcomGDSVGS > VthVSDDSGTFT元件在閘極(G)給予適當電壓(VGS>起始電壓Vth ,註),使通道(a-Si)感應出載子(電子)而使得源極(S)汲極(D)導通 【註】：Vth 為感應出載子所需最小電壓 9 TFT元件的運作原理(2)VgsVth則ON,當VGSVth：形成感應通道Ids=1/2unCox(W/L)[(Vgs-Vth)Vds-Vds2]三 Vgs>Vth&Vgd
2.在T1時域(水平選擇期間)TFT ON，畫素電極電位VP會被 充電至信號電位VID 在T2 時域(非選擇期間)TFT OFF， 在OFF的瞬間，VP會下降△V，此△V的大小與TFT元件 的閘極與汲極間的寄生電容CGD有關，因此在設計與製 程元件時盡量避免寄生電容的產生13 (b)電路圖VGVPCGDCGSCSTCLCVCOMVID 1.△V的大小關係如下: CGD:閘極與汲極間電容 CLC:液晶電容 CST:保持電路2.此下降電壓△V與影像信號的極 性無關，永遠比畫素電位VP 下 降此一電壓值因此，只要將彩 色濾光片的共用電極電位VCOM設 定成相對於信號線的中心電壓VC 低一偏移值△V，便可以使加在 畫素電極上的電壓成為正負對稱 的波形，使直流位準的電壓降誤 差到最小值14 儲存電容VgVSV目的：降低TFT關閉時，因Cgs所引 起的 畫素電壓變化(Voltage Offset)畫素電壓Source 線GDSGate 線CstCLCComVgVsCgs儲存電容(Cs)BB’AA’15 1. 臨界電壓：Vth2. 電子遷移率(Mobility)：un Vp=unE3. Ion/Ioff4. 開口率(Aperture Ratio) (1)TFT；(2)Gate&Source 線；(3)Cst； (4)上下基板對位誤差；(5)Disclination of LC5. 因Cgs產生之DC Voltage Offset6. 訊號傳輸時的時間延遲(Time Delay)及 失真(Distortion)TFT-LCD關於Array之重要參數16 Gate DriverSource DriverArray面板訊號傳輸說明17 ARRAY製程及設備18 TFT Array組成材料MASK 1-GEGate 電極Cr MASK 5-PE畫素電極 ITOMASK 3-SDSource/Drain 電極 CrMASK 2-SE通道與電極之接觸介面 (n+)a-Si：H MASK 2-SE Channel(通道)(i)a-Si：H MASK 2-SEGI 層(Gate 絕緣層)SiNxMASK 4-CHContact hole SiNx 19 Mask 1：GE (Gate電極形成)AA’1. 受入洗淨芝蒲2. 濺鍍Cr (4000A)ULVAC3. 成膜前洗淨島田理化/芝蒲4. 光阻塗佈/曝光/顯影TEL/DNS/Nikon 5. 顯影檢查/光阻寸檢 V-tech6. 硬烤田葉井7. Cr Taper蝕刻(WET) DNS8. 光阻去除島田理化10 製程完成檢查 ORBOTEC/OLYMPUS AA’20 Mask 2：SE (島狀半導體形成)AA’1. 成膜前洗淨 島田理化/芝蒲2. 成膜SiNxBalzers/AKT3. 成膜前洗淨芝蒲4. 成膜SiNx/a-Si/n+Si Balzers/AKT5. 光阻塗佈/曝光/顯影TEL/Nikon 6. 顯影檢查/光阻寸檢 V-tech7. 蝕刻(DRY)TEL/PSC8. 光阻去除島田理化9. 製程完成檢查 ORBOTEC/OLYMPUSAA’21 Mask 3：SD (Source及Drain電極形成)AA’1. 成膜前洗淨 島田理化/芝蒲2. 成膜Cr ULVAC3. 光阻塗佈/曝光/顯影 TEL/DNS/Nikon 4. 顯影檢查/光阻寸檢 V-tech5. 硬烤田葉井 6. 蝕刻Cr(WET) DNS7.蝕刻n+Si(DRY) TEL/PSC8.光阻去除島田理化9.製程完成檢查 ORBOTEC/OLYMPUSAA’22 Mask 4：CH (Contact Hole形成)1. 成膜前洗 島田理化/芝蒲2. 成膜SiNx Balzers 3. 光阻塗佈/曝光/顯影 TEL/DNS/Nikon 4. 顯影檢查/光阻寸檢 V-tech5. 蝕刻(DRY)TEL/PSC6. 光阻去除島田理化7. 製程完成檢查 ORBOTECA’AAAA’23 Mask 5：PE (畫素電極形成)1. 成膜前洗淨 島田理化/芝蒲2. 成膜ITO ULVAC3. 光阻塗佈/曝光/顯影 TEL/DNS/Nikon 4. 顯影檢查/光阻寸檢 V-tech5. 蝕刻(WET)DNS6. 光阻去除島田理化7. 製程完成檢查 ORBOTEC8. 退火田葉井TFT元件製程結束 , 後流至ARRAY TESTER A’AAAA’24 靜電保護：避免因Gate與Source電極的電壓差，而對TFT產生不良的影響，達到靜電保護的目的。
Source DriverGate DriverSource 線或Gate 線Short Ring尖端放電說明：Source 及 Gate皆以 Short Ring之電位為參考電位25 ARRAY製程1. GE製程璃板玻基Gate成膜Cr:4000ÅGate蝕刻Cr:4000Å閘極(Gate):4000Å2. SE製程GI成膜SiNx:3000ÅGI成膜SiNx:1000Å閘極絕緣層(SiNx):3000Å+1000Åa-Si成膜a-Si:1500Å半導體層(a-Si):1500Ån+成膜n+ :300Å歐姆接觸層歐姆接觸層(n(n+ + a-Si):300 a-Si):300ÅSE蝕刻3. SD製程SD成膜Cr :4000ÅSD蝕刻4. CH製程5. PE製程BCE蝕刻源極金屬層源極金屬層(Source):4000(Source):4000Å汲極金屬層汲極金屬層(Drain):4000(Drain):4000Å完成!後流至ARRAY TESTER工程CH成膜SiNx:3000Å保護層(SiNx):3000ÅCH蝕刻ITO成膜ITO:1000ÅITO蝕刻ITOITO層層:1000:1000Å26 。