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1、第6章 存储系统,6. 1 存储器的分类与性能评价 6. 2 存储器访问的局部性原理与 层次结构存储系统 6. 3 半导体存储器 6. 4 主存储器 6. 5 高速缓冲存储器Cache 6. 6 虚拟存储器,2019/5/26,第6章 存储系统,6. 1 存储器的分类与性能评价,6. 1. 1 存储器的分类,按处理器是否直接访问，分为主存和辅存 按掉电后信息是否丢失，分为易失性存储器和非易失性存储器。 按支持的访问类型来分，分为可读/写存储器和只读存储器ROM。 按访问方式的不同，分为按地址访问的存储器、按内容访问的存储器CAM和指定位置访问的存储器。,也叫相联存储器,例如堆栈,2019/5/
2、26,第6章 存储系统,6. 1 存储器的分类与性能评价,6. 1. 1 存储器的分类,按实现介质来分，存储器有半导体存储器、磁表面存储器、光盘存储器和铁电存储器等。 按访问周期是否均等，存储器可分为随机访问存储器RAM和顺序访问存储器。,所有的半导体存储器都是随机访问存储器 所有的磁表面存储器和光盘存储器都是非易失性存储器,2019/5/26,第6章 存储系统,6. 1 存储器的分类与性能评价,6. 1. 1 存储器的分类,容量 速度 成本,一个存储系统通常由若干存储芯片组成。存储芯片的规格表示为： 存储单元数目存储字长。 例如，1K1表示一个具有1024个存储单元的存储字长为1的存储芯片，
3、2 K4表示一个具有2048个存储单元的存储字长为4的存储芯片。,6. 1. 2 存储器的性能评价,常用的单位有兆字节MB或千字节KB,2019/5/26,第6章 存储系统,6. 1 存储器的分类与性能评价,容量 速度 成本,Ta是指从读/写存储器开始到存储器发出完成信号的时间间隔。Tc是指从一个读/写/存储器操作开始到下一个存储器操作能够开始的最小时间间隔。TcTa。 存储器带宽是每秒传送的二进制位数。例如，一个存储器芯片的Tc=100ns，每个访问周期可以读/写16位，则该存储器的带宽=16b/100ns=160Mb/s。提高存储器带宽是计算机组成设计的重点 。,6. 1. 2 存储器的性
4、能评价,访问时间Ta、访问周期Tc和存储器带宽,2019/5/26,第6章 存储系统,6. 1 存储器的分类与性能评价,容量 速度 成本,6. 1. 2 存储器的性能评价,也称价格，一般有两个指标：存储系统总的拥有成本和每存储位的成本。 前者指构成整个计算机存储系统的所有存储器件及相关设备的购买总成本； 后者等于存储芯片的容量（位）除以存储芯片的价格。,2019/5/26,第6章 存储系统,6. 1 存储器的分类与性能评价 6. 2 存储器访问的局部性原理与 层次结构存储系统,6. 2. 1 存储器访问的局部性原理,经过对处理器访问主存储器情况的统计发现，无论是取指令还是存取数据，处理器访问的
5、存储单元趋向于聚集在一个相对较小的连续存储单元区域内。这种现象称为存储器访问的局部性原理。,2019/5/26,第6章 存储系统,6. 2 存储器访问的局部性原理与 层次结构存储系统,6. 2. 1 存储器访问的局部性原理,访问局部性表现为时间局部性和空间局部性。 时间局部性是指将要访问的信息就是现在正在访问的信息。空间局部性是指将要用到的信息就在正使用的信息旁边。 一个程序在某个时间段内访问的主存储器空间范围称为该程序的工作集。对大多数程序而言，工作集的变化十分缓慢，有时甚至是不变的。,2019/5/26,第6章 存储系统,6. 2 存储器访问的局部性原理与 层次结构存储系统,6. 2. 1
6、 存储器访问的局部性原理,用户对存储系统的要求一般是相同的：容量大、速度快、价格低。 在现有存储器工艺技术水平下，上述要求无法满足。容量大的存储器在速度上通常要比容量小的存储器慢。速度快的存储器在价格上通常要比速度慢的存储器贵。,6. 2. 2 层次结构存储系统,2019/5/26,第6章 存储系统,这需要利用存储器访问的局部性原理，选择不同容量、速度和价格的存储器来构造一个层次结构的存储系统。即把最近频繁访问的一小部分信息存放在速度快、容量小的存储器中，而信息的全部存放在速度慢、容量大的存储器。,6. 2. 2 层次结构存储系统,2019/5/26,第6章 存储系统,计算机存储系统的层次结构
7、中，最重要的两个层次是采用高速缓冲存储器的“Cache主存”层次，以及基于虚拟存储器的“主存辅存”层次。 前者能提高存储系统的等效访问速度，即弥补主存储器在速度上的不足；后者扩大了存储系统的容量，即弥补主存储器在容量上的不足。,6. 2. 2 层次结构存储系统,若要访问的信息在高一级存储器中找到，则称为命中，否则称为不命中或失效。命中率是指对层次结构存储系统中的某一级存储器来说，要访问的数据正在这一级中的比率。,2019/5/26,第6章 存储系统,设第1级和第2级存储器分别用M1和M2表示。设执行一组有代表性的程序后，测得对M1和M2访问的次数分别为R1和R2，则M1的命中率H为,6. 2.
8、 2 层次结构存储系统,这里假设采用的存储管理策略为处理器对M1和M2的访问是同时启动的。若在M1中取到了目标数据则访存结束；否则直接从M2读取，而不是等待目标数据从M2送到M1后再从M1中读取。,2019/5/26,第6章 存储系统,整个存储层次的平均访存周期Tc与M1和M2的访存周期Tc1和Tc2的关系为,6. 2. 2 层次结构存储系统,层次结构存储系统的平均字节价格C为 C = (C1 S1 + C2 S2 ) / (S1 + S2) 式中，C1和S1分别为M1的单位字节价格和容量，C2和S2分别为M2的单位字节价格和容量。,2019/5/26,第6章 存储系统,6. 1 存储器的分类
9、与性能评价 6. 2 存储器访问的局部性原理与层次结构存储系统 6. 3 半导体存储器,根据存储的信息是否可以读/写，半导体存储器分为随机访问半导体存储器（RAM）和只读半导体存储器（ROM）。其中RAM是可读、可写的；而ROM中的内容是事先写入的，不会因读取而丢失，在工作时只能对其进行读操作，不能写入新的内容。 当然，作为半导体存储器，它们都是随机访问型的，即访问任何一个单元的时间是相等的，与单元的地址大小无关。,2019/5/26,第6章 存储系统,6. 3 半导体存储器,6. 3. 1 随机访问半导体存储器RAM,根据存储原理的不同，RAM分为 静态RAM ( Statically RA
10、M，SRAM ) 动态RAM ( Dynamical RAM，DRAM ) 前者利用电流的开关特性来表示信息0/1， 后者靠栅极电容上的电荷来表示信息0/1。,2019/5/26,第6章 存储系统,6. 3. 1 随机访问半导体存储器RAM,1. SRAM （1）SRAM的分类与工作原理 SRAM采用的开关元件，有双极型和MOS型两种。 双极型SRAM电路驱动能力强，开关速度快，存取周期短，速度快，但是成本高，功耗大，主要用于高性能计算机，在微型计算机中应用较少。 MOS管的逻辑符号如右图所示。 当控制端W为高电位时，MOS管导通，即R点与VCC同电位。,2019/5/26,第6章 存储系统,
11、6. 3. 1 随机访问半导体存储器RAM,1. SRAM,常用6个MOS管来构成一个存储基元（即存储一位二进制数的电路单元），如下图所示。图中T1，T2组成双稳态触发器；T3，T4作为阻抗；T5，T6作为存储基元的选中开关 。,2019/5/26,第6章 存储系统,6. 3. 1 随机访问半导体存储器RAM,1. SRAM,（2）SRAM的组成与地址译码 在半导体存储器内部，若干存储基元组成存储一个信息字的存储单元，存储单元按行、分列排列起来构成一个存储单元阵列。再配上读/写控制电路、 地址译码电路和控制电路，就构成了一个存储芯片。 对存储器的访问是针对一个特定的存储单元进行的，而这个存储单
12、元的选择、确定是通过对输入的地址进行译码来实现的。半导体存储器的地址译码有两种方式：单译码和双译码。,2019/5/26,第6章 存储系统,6. 3. 1 随机访问半导体存储器RAM,1. SRAM,（2）SRAM的组成与地址译码,单译码只用一个译码电路来将地址信号变换成选中信号。这种选中信号称为字选择信号，用它来选中一个存储单元。下图为采用单译码方式的164位存储芯片的组成结构 。,2019/5/26,第6章 存储系统,6. 3. 1 随机访问半导体存储器RAM,1. SRAM,（2）SRAM的组成与地址译码,双译码用两个译码电路（称为X译码器和Y译码器），分别产生行选择信号和列选择信号，行
13、选择信号和列选择信号同时有效的存储单元为被选中的存储单元。,双译码方式的2561位 存储芯片的组成结构,2019/5/26,第6章 存储系统,6. 3. 1 随机访问半导体存储器RAM,1. SRAM,SRAM存储芯片的引脚主要有： 地址信号引脚A0，A1，A2， 数据信号引脚D0，D1，D2， 芯片选择信号引脚CS或CE。 写命令信号引脚WE。 数据输出允许信号引脚OE。 电源引脚和接地引脚VCC和GND。,（3）SRAM的外特性与读写时序,2019/5/26,第6章 存储系统,6. 3. 1 随机访问半导体存储器RAM,1. SRAM,典型的SRAM有2114(1K4位)，6116(2K8
14、位)，6264 (8K8位)，62256(32K8位)等。,2019/5/26,第6章 存储系统,2114 SRAM芯片的读周期时序如下：,为了保证数据能够可靠地按时输出，片选信号CS必须在数据有效前tCO时间有效，即地址有效后，必须在tAtCO 时刻有效，否则数据就不能在tA时刻稳定地出现在数据线上 。,2019/5/26,第6章 存储系统,2114 SRAM芯片的写周期时序如下：,写周期tWC是对存储芯片进行连续两次写操作的最小时间间隔，包括滞后时间tAW、写入时间tW和维持时间tWR 。,2019/5/26,第6章 存储系统,6. 3. 1 随机访问半导体存储器RAM,1. SRAM,2
15、. DRAM,（1）DRAM的分类与工作原理 四管动态存储电路 单管动态存储电路：最常用 由一个MOS管和一个电容组成。,写操作：给字线加高电位，选中该存储基元。若写入1，则给位线加高电位，电容C充电；否则给位线加低电位，电容C放电。 读操作：选中该存储基元，然后检测位线上的输出信号。若为高电位，则表示读出1；否则读出0。,2019/5/26,第6章 存储系统,2. DRAM,（2）DRAM芯片的组成与读写时序 因为集成度提高，片内存储单元的数量增加，需要的地址线也相应增加，为了控制成本，封装芯片的尺寸没有增大，芯片引脚数目也就没有增加，所以DRAM芯片地址引脚的数目只是地址宽度的一半。 为此
16、，访存地址被分为行地址和列地址依次发送。相应地，在芯片内部就要设置行地址锁存器和列地址锁存器。为了区分地址总线上的行地址和列地址，特地增加两个控制线： RAS和CAS ，分别控制行地址和列地址的接收。 另外，DRAM不再设置CS引脚，其功能用RAS代替。,2019/5/26,第6章 存储系统,2. DRAM,（2）DRAM芯片的组成与读写时序,DRAM芯片的引脚主要有： 地址信号引脚A0，A1，A2， 数据信号引脚D0，D1，D2， 地址选择信号引脚RAS和CAS。 写命令信号引脚WE。 数据输出允许信号引脚OE。 电源引脚和接地引脚VCC和GND。,2019/5/26,第6章 存储系统,2. DRAM,2116 DRAM芯片的组成,2019/5/26,第6章 存储系统,2. DRAM,2116 DRAM的读时序,先向地址引脚提供目标单元行地址，然后发出行地址选择信号RAS= 0，将行地址打入行地址锁存器中。 然后向地址引脚提供列地址，发出列地址选择信号CAS= 0，将列地址打入到列地址锁存器中。,201
