《数字电子技术 教学课件 ppt 作者 王秀敏主编8 8.3》由会员分享，可在线阅读，更多相关《数字电子技术 教学课件 ppt 作者 王秀敏主编8 8.3（5页珍藏版）》请在金锄头文库上搜索。
1、,数字逻辑电路,8.3功能器件的VerilogHDL实现,module reg8(out_data,in_data,clk,clr); output7:0 out_data; input7:0 in_data; input clk,clr; reg7:0 out_data; always (posedge clk or posedge clr) begin if(clr) out_data =0; else out_data =in_data; end endmodule,一 8位数据寄存器,二 8位移位寄存器,module shifter(din,clk,clr,dout); input d
2、in,clk,clr; output7:0 dout; reg7:0 dout; always (posedge clk) begin if (clr) dout= 8b0; /同步清0，高电平有效 else begin dout = dout 1; /输出信号左移一位 dout0 = din; /输入信号补充到输出信号的最低位 end end endmodule,三可变模加法/减法计数器,module updown_count(d,clk,clear,load,up_down,qd); input7:0 d; input clk,clear,load; input up_down; outp
3、ut7:0 qd; reg7:0 cnt; assign qd = cnt; always (posedge clk) begin if (!clear) cnt = 8h00; /同步清0，低电平有效 else if (load) cnt = d; /同步预置 else if (up_down) cnt = cnt + 1; /加法计数 else cnt = cnt - 1; /减法计数 end endmodule,四 带异步复位的4位Johnson 计数器,module johnson(clk,clr,out); input clk,clr; output3:0 out; reg3:0 out; always (posedge clk or posedge clr) begin if (clr) out= 4h0; else begin out= out 1; out0= out3; end end endmodule,
