《微型计算机原理及应用 教学课件 ppt 作者 张彦斌 yw_3_01》由会员分享，可在线阅读，更多相关《微型计算机原理及应用 教学课件 ppt 作者 张彦斌 yw_3_01（16页珍藏版）》请在金锄头文库上搜索。
1、2019/5/25,1,微机存储器系统的体系结构 三级(Cache-主存-辅存) 两种存储层次(“Cache-主存”与“主存-辅存”) 存储器与CPU的连接 芯片存储容量与存储器容量 存储器芯片组及其与CPU的连接 p.87 图312(b) 地址线的连接选片与选址 存储器芯片的片选信号编址方法：线选法、译码法 高速缓存和虚拟存储器概念 局部性原理、存储调度与地址变换,第3章 半导体存储器,2019/5/25,2,3.1 存储器体系的分级结构(p.69),(p.97) 图3-23,2019/5/25,3,1、两种存储层次： （1）主存与辅存 通过软硬件结合，形成主存和辅存统一的存储器系统。从而较
2、好地解决存储器大容量与其低成本的矛盾。 （2）高速缓存储存器(Cache)与主存 完全由硬件实现“Cache-主存”地址变换和调度，解决了存储速度与成本之间的矛盾。,3.1 存储器体系的分级结构(续),2019/5/25,4,2、,(1) 存储容量 M： M=字数字长= 2PN (bit), 通常N1,2,4,8 (2) 地址选择线：A0AP1 (3) 数据I/O线： D0DN1,存储体 M,地 址 译 码 器,读 写 驱 动 器,A0 | Ap-1,D0 | DN-1,2、内存储器的基本结构(p.72图3-3),3.1 存储器体系的分级结构(续),读写控制,2019/5/25,5,例：若存储
3、系统的存储容量为4096个字，即按字长16位计算 存储容量409616 bit 若以字节(Byte，简称B)为单位计算，则 存储容量409628 bit 8192字节8KB 目前，微机系统中均按字节为单位编排存储单元的地址，存储器系统的容量也以字节为单位(KB、MB；GB、TB)。,3.1 存储器体系的分级结构(续),2019/5/25,6,3. 2 存储器与CPU的连接(p.83),图3-11:总线负载、速度匹配、地址分配、信号连接 1、芯片组的概念 当存储器芯片的I/O数据线少于8位时，可通过由若干个同类芯片组成8位数据线后，再与CPU的数据总线相连，而将这一组芯片称为芯片组。 当芯片存储
4、容量为2P8 (bit)时,单片即可组成一个芯片组(p.74，Intel 6116 2K8 bit)； 当芯片存储容量为2PN (8)时, 一个芯片组的芯片数 n=8N。 (p.16：16K1，64K 1),2019/5/25,7,存储器芯片组与CPU的连接 p.87 图312(b),片选信号由高位 地址译码产生,3. 2 存储器与CPU的连接(续),1K4,1K4,D0,D7,A0,A9,CPU读写控制信号 WE,片内地址线： 1K=210,芯片组容量： (1K4)21KB,CS,2019/5/25,8,3 . 2 存储器与CPU的连接(续),单片容量 片/芯片组 存储容量 1K4 2 (1
5、K4)2bit=1KB 2K8 1 2K8bit=2KB 16K1 8 (16K1)8bit=16KB 存储器系统容量： 8片1K4的芯片(1K4)2)4=4KB 8片2K8的芯片(2K8)8=16KB 8片16K1的芯片16K8)=16KB,2019/5/25,9,3. 2 存储器与CPU的连接(续),2、地址线的连接选片与选址(p.87) 对于较大的存储器系统，其地址空间可由若干存储器模块组成。这时，地址线的编排原则是： 低位选址、高位选片 低位选址由低位地址线满足每个芯片组内的选址需要。 高位选片由剩余的高位地址线用于各个芯片组的选择。,2019/5/25,10,3、存储器芯片的片选信号
6、编址方法 1）线选法(图3-13，p.88),3. 2 存储器与CPU的连接(续),A15,A14,A13,A12,A11,A10,A9,A8,A7,A6,A5,A4,A3,A2,A1,A0,AB,片内地址线(6116=2K8),1,5,4,3,2,片选,A15,A14,A13,A12,A11,A10,A9,A8,A7,A6,A5,A4,A3,A2,A1,A0,1,2,1,1,1,0,1,0,0,0,0,0,0,0,0,0,0,0,1,1,1,0,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,0,1,0,0,0,0,0,0,0,0,0,0,0,1,1,1,0,1,1,1,1,1,
7、1,1,1,1,1,1,1,F000H,F7FFH,E800H,EFFFH,2019/5/25,11,2）全译码法,3. 2 存储器与CPU的连接(续),3）部分译码法(p.91,图3-15),A15,A14,A13,A12,A11,A10,A9,A8,A7,A6,A5,A4,A3,A2,A1,A0,AB,片内地址线,5:32,译 码 器,用作各存储器芯片(组)的片选信号,1,2,3,30,31,2019/5/25,12,3、控制线的连接 (p.91，图3-16),3. 2 存储器与CPU的连接(续),MREQ,A14,A15,A13,A12,A11,A10A0,D0D7,RD,WR,74LS
8、138,G2B,G1,G2A,B,A,C,Y7,Y0,Y4,1#,2#,3#,4#,5#,6116,6116,6116,6116,6116,CE,A10A0,OE,WE,000007FFH,08000FFFH,100017FFH,08001FFFH,200027FFH,扩展用,D0D7,Z80 CPU,2019/5/25,13,74LS138地址译码：,3. 2 存储器与CPU的连接(续),MREQ,A14,A15,A13,A12,A11,74LS138,G2B,G1,G2A,B,A,C,Y7,Y0,Y4,000007FFH,08000FFFH,100017FFH,08001FFFH,2000
9、27FFH,扩展用,A15,A14,A13,A12,A11,A10,A9,A8,A7,A6,A5,A4,A3,A2,A1,A0,Y0,G2A,G2B,C,B,A,A10,A9,A8,A7,A6,A5,A4,A3,A2,A1,A0,访问存储器,0,0,0,0,0,0/1,0/1,0/1,0/1,0/1,0/1,0/1,0/1,0/1,0/1,0/1,Y1,0,0,0,0,1,0/1,0/1,0/1,0/1,0/1,0/1,0/1,0/1,0/1,0/1,0/1,Y2,0,0,0,1,0,0/1,0/1,0/1,0/1,0/1,0/1,0/1,0/1,0/1,0/1,0/1,Y3,0,0,0,1,
10、1,0/1,0/1,0/1,0/1,0/1,0/1,0/1,0/1,0/1,0/1,0/1,2019/5/25,14,Cache工作的局部性原理 在较短的时间间隔内； 程序空间地址相对集中且连续； CPU读取Cache的命中率较高；,3. 3 高速缓冲存储器Cache（p.99）,2019/5/25,15,2、 Cache主存结构的存储管理 CPU访问存储器时,所读取的信息同时写Cache； Cache与主存以块(4128字节)为单位交换信息； 采用地址映像与变换的方法实现Cache与主存信息块的交换 更新策略与替换算法：FIFO算法和近期最少使用(LRU)算法(命中率达90),3. 3 高速缓冲存储器Cache（续）,2019/5/25,16,3.4 虚拟存储器,虚拟存储器通过软硬件结合的方法把主存-辅存统一成一个整体,使存取速度接近主存,而容量接近辅存。用户能使用容量充分大的存储器，而不用受主存容量的限制。 虚拟存储器以存储器访问的局部性原理为基础。 虚拟存储器“调度原理”：采用类似Cache的地址映像和替换方法，进行虚实地址变换。 存储容量、信息块及存取速度： Cache几KB几百KB，几十B/块，速度快 虚拟存储器几MBGB, 几百KB /块，速度慢,
