《EDA技术实用教程 第2版 教学课件 ppt 作者 李洋 第五章VHDL》由会员分享，可在线阅读，更多相关《EDA技术实用教程 第2版 教学课件 ppt 作者 李洋 第五章VHDL（154页珍藏版）》请在金锄头文库上搜索。
1、1,课程总体内容：,由于用硬件描述语言VHDL来对电子线路的表达和设计是EDA建模和实现技术中的最基本和最重要的方法，因此VHDL的学习在EDA技术的掌握中具有十分重要的地位。,2,内容提要,第5章 VHDL 硬件描述语言 (core content),3,5.1 概 述,第5章 VHDL 硬件描述语言 (core content),What?,What?,VHDL？ VHDL的优点？ VHDL的程序结构？,4, 设计方法 传统的电路系统设计方法：纯硬件逻辑设计（试凑法）,存在的问题： 当系统规模增大，设计工作量大，设计周期长； 设计电路的体积大、功耗大、可靠性较低； 交流性较差。, 现代电路
2、的设计方法：硬件设计+ 软件设计 从上至下的设计方法,出现Hardware Description LanguageHDL,第5章 VHDL 硬件描述语言 (core content),5, 硬件描述语言 ABEL Verilog HDL VHDL 美国国防部在80年代初提出了VHSIC（Very High Speed Integrated Circuit）计划，其目标之一是为下一代集成电路的生产，实现阶段性的工艺极限以及完成10万门级以上的设计，建立一项新的描述方法。1982年提出了一种新的HDL，称之为VHSIC Hardware Description Language，简称为VHDL。
3、,第5章 VHDL 硬件描述语言 (core content),6,VHDL硬件描述语言的英文全名是Very-High-Speed Integrated Circuit Hardware Description Language。 诞生于上世纪80年代初，成熟于80年代末 诞生于1982年，由美国国防部为其超高速集成电路VHSIC计划提出的一种硬件描述语言 。 1987年底， VHDL被IEEE ( The Institute of Electrical and Electronics Engineers)和美国国防部确认为标准硬件描述语言，公布了VHDL的标准版本(IEEE-1076) 。,
4、第5章 VHDL硬件描述语言(core content),VHDL？,- “,针对软件应用环境，下面我们主要学习VHDL。,7,1993年，IEEE对VHDL进行了修订，形成了标准(IEEE-1164)。 到了1996年又将合成的标准程序和规范加入到VHDL中，称为IEEE1076.3标准。 有专家认为，在新的世纪中，VHDL与Verilog语言将承担起几乎全部的数字系统设计任务。,第5章 VHDL硬件描述语言(core content),8,VHDL的优点？ VHDL主要用于描述数字系统的结构、行为、功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法十分类似于一
5、般的计算机高级语言，即采用模块化编程结构。,第5章 VHDL硬件描述语言(core content),9, VHDL语言的主要优点 是一种多层次的硬件描述语言，覆盖面广，描述能力强。即设计的原始描述可以是非常简练的描述，经过层层细化求精，最终成为可直接付诸生产的电路级或版图参数描述，整个过程都可以在VHDL的环境下进行。 VHDL 有良好的可读性，即可以被计算机接受，也容易被理解用VHDL 书写的原文件，即是程序，又是文档，即是技术人员之间交换信息的文件，又可作为合同签约者之间的文件。,第5章 VHDL硬件描述语言 (core content),10, VHDL本身的生命期长。因为VHDL的硬
6、件描述与工艺技术无关，不会因工艺变化而使描述过时。与工艺技术有关的参数可通过VHDL提供的属性加以描述，工艺改变时，只需修改相应程序中的属性参数即可。 支持大规模设计的分解和已有设计的再利用。一个大规模设计不可能一个人独立完成，它将由多人、多项目组来共同完成。VHDL为设计的分解和设计的再利用提供了有力的支持。 VHDL已成为IEEE承认的一个工业标准，得到众多EDA公司的支持，在电子工程领域，事实上已成为通用硬件描述语言。, VHDL语言的主要优点,第5章 VHDL硬件描述语言(core content),11,如何才算一个完整的VHDL程序(设计实体)，并没有完全一致的结论，因为不同的程序
7、设计目的可以有不同的程序结构。通常认为，一个完整的设计实体的最低要求应该能为VHDL综合器所接受，并能作为一个独立设计单元，即以元件的形式存在的VHDL程序。这里所谓的元件，既可以被高层次的系统所调用，成为该系统的一部分，也可以作为一个电路功能块而独立存在和独立运行。,第5章 VHDL硬件描述语言(core content),12,第5章 VHDL硬件描述语言(core content),VHDL的程序结构？,一个完整的VHDL程序的结构通常包括5个部分，如图.示。,用户use定义区 包package定义区 实体entity定义区 结构体archtecture定义区 配置configurati
8、on定义区,图5.1 VHDL程序结构图,14,第5章 VHDL硬件描述语言(core content),实际上，VHDL程序并不像前面那样，将全部的语法块都写出来，大部分的VHDL实例一般都采用最基本和必须的程序结构，即VHDL的基本程序结构。,VHDL的基本程序结构？,15,LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY adder IS PORT(a,b，ci: IN BIT； sum,co: OUT BIT)； END adder； ARCHITECTURE a OF adder IS BEGIN sum=a XOR bXORci；
9、- 和数 co = (a OR b) AND ci) OR (a AND b)； - 进位 END a ；,第5章 VHDL硬件描述语言(core content),5.2 VHDL的基本程序结构？,一个简单的VHDL程序例子： 用VHDL设计的一个一位二进制全加器的示例程序。,ARCHITECTURE定义区,可以看出： P103-104 1.VHDL程序书写自由,不区分字母的大小写。 2.一个完整命令叙述写完后，必须加上“；”作为前后命令的分界。但标点必须是英文格式。 3. 可用双减号*- -*/对VHDL程序的任何部分注释。 4.此程序只包含程序包、实体定义、结构体定义。,程序包,实体,结
10、构体,16,第5章 VHDL硬件描述语言(core content),一个简单的VHDL程序例子： 在Maxplus II环境下此程序的真实显示。,ARCHITECTURE定义区,17,第5章 VHDL硬件描述语言(core content),VHDL程序设计约定 为了便于程序的阅读和调试，本书对VHDL程序设计特作如下约定： (1) 语句结构描述中方括号“ ”内的内容为可选内容。 (2) VHDL程序文字的大小写是不加区分的。最好在程序书写时，一般要求大写或黑体表示VHDL的关键字，使得程序易于阅读，易于检查错误。 (3) 程序中的注释使用双减号“-”。在VHDL程序的任何一行中，双横线“-
11、”后的文字都不参加编译和综合。,18,第5章 VHDL硬件描述语言(core content),(4) 为了便于程序的阅读与调试，书写和输入程序时，使用层次缩进格式，同一层次的对齐，低层次的较高层次的缩进两个字符。 (5) 考虑到MAX+plusII要求源程序文件的名字与实体名必须一致，因此为了使同一个VHDL源程序文件能适应各个EDA开发软件上的使用要求，建议各个源程序文件的命名均与其实体名一致。,19,VHDL程序的基本组成,VHDL 语言,参数部分程序包,接口部分设计实体,描述部分结构体,第5章 VHDL硬件描述语言(core content),LIBRARY ieee;,USE iee
12、e.std_logic_1164.all;,（一）参数部分程序包,程序包,设计者自身设计的程序包,调用数据类型标准程序包的VHDL语言描述,放在VHDL程序的最前面，表示以后在实体或结构体中要用到数据类型包中的数据类型。,库（library） 库是用来存储和放置可编译的设计单元的地方，通过其目录可查询、调用。库可以分为两类：设计库和资源库。库说明一般格式如下： library 库名； use 库名.逻辑体名；,LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_U
13、NSIGNED.ALL;,总结,(二）接口部分设计实体,设计实体,提供设计模块的公共信息，是VHDL设计电路的最基本部分。,VHDL实体的描述方法：,ENTITY kxor IS,PORT(a1,b1:IN std_logic;,c1:OUT std_logic);,END kxor;,实体 及实体声明语句,ENTITY（必须以此开始）、IS、PORT、IN、OUT和END （以此结束）为关键字； ENTITY.END之间表示实体内容； kxor表示实体的名称，即电路的符号名； PORT端口（引脚）信息关键字，描述了信号的流向； IN输入模式； OUT输出模式； std_logic表示信号取值
14、的类型为标准逻辑。,(二）接口部分设计实体,24, PORT端口说明 由PORT引导的端口说明语句是对于一个设计实体界面的说明。 实体端口说明的一般书写格式如下： PORT(端口名：端口模式 数据类型； 端口名：端口模式 数据类型)；,第5章 VHDL硬件描述语言(core content),25,一个实体通常有一个或多个端口，端口类似于原理图部件符号上的管脚。实体与外界交流的信息必须通过端口通道流入或流出。,第5章 VHDL硬件描述语言(core content),26,IEEE 1076标准包中定义了4种常用的端口模式，各端口模式的功能及符号分别见表5.1和图5.3。 在实际的数字集成电路
15、中，IN相当于只可输入的引脚，OUT相当于只可输出的引脚，BUFFER相当于带输出缓冲器并可以回读的引脚(与TRI引脚不同)，而INOUT相当于双向引脚(即BIDIR引脚)。由图5.3的INOUT电路可见，此模式的端口是普通输出端口(OUT)加入三态输出缓冲器和输入缓冲器构成的。,第5章 VHDL硬件描述语言(core content),27,表5.1 端口模式说明,第5章 VHDL硬件描述语言(core content),28,图5.3 端口模式符号图,第5章 VHDL硬件描述语言(core content),29,第5章 VHDL硬件描述语言(core content),总结实体定义区的命
16、令格式为： ENTITY 实体名 IS GENERIC(类属表)； PORT(端口表)； END 实体名；,（三）描述部分结构体,结构体,描述实体硬件的互连关系、数据的传输和变换以及动态行为。,一个实体可以对应多个结构体，每个结构体可以代表该硬件的某一方面特性，例如行为特性、结构特性。,ARCHITECTURE kxor_arc OF kxor IS,BEGIN,c1 = (NOT a1 AND b1) OR (a1 AND NOT b1);,END kxor_arc;,31,由例可见，结构体定义系统行为，是用于描述设计实体的内部结构以及实体端口间的逻辑关系。,第5章 VHDL硬件描述语言(core content),结构体将具体实现一个实体。也就是对实体功能的具体描述,因此它一定要跟在实体的后面。,32,虽然只能有一个实体，但每个实体可以有
