《《数字逻辑应用与设计》幻灯片chapter5》由会员分享，可在线阅读，更多相关《《数字逻辑应用与设计》幻灯片chapter5（58页珍藏版）》请在金锄头文库上搜索。
1、CHAPTER 5 FLIP-FLOPS, SIMPLE COUNTERS, AND REGISTERS 触发器、简单计数器和寄存器,5.1 时序电路模型,数字逻辑：组合逻辑和时序逻辑 例子：串行加法器全加器、存储电路 时序电路在电路结构上的特点：（1）包含组合电路和存储电路两个组成部分，而存储电路是必不可少的；（2）存储电路的输出状态必须反馈到组合电路的输入端，与输入信号一起共同决定组合逻辑电路的输出。 时序逻辑扩展了组合逻辑的功能，具有存储和检索二进制信息的能力。 时序：事件按时间排序，并被时间分隔，事件的时间分隔需要使用存储元件。,5.1 时序电路模型（续）,时序电路的两个主要部件：组合
2、逻辑电路、存储电路,图5.2 通用时序电路模型（将组合逻辑功能分为两部分）,5.1 时序电路模型（续）,图5.3 St和St+1的时序关系,5.1 时序电路模型（续）,O=g(I,S)：称为输出方程 E=f(I,S)：称为驱动方程（或激励方程） St+1=f(I,St)：称为状态方程 O=(O0,Om)， I=(I0,In)，S=(S0,Sx)，E=(E0,Ex) 时序电路的逻辑功能可用这三个方程全面描述。 St+1表示存储器的现态，St表示存储器的次态。 根据触发器的动作特点不同，时序电路可分为：同步时序电路和异步时序电路。,通用时序电路模型的几个子集,E=f(I) St+1=f(St,E,
3、CLK) O=g(St+1),图5.4 组合逻辑的通用时序模型,图5.5 时序延迟模型,O=g(I),图5.6 简单时序计数器模型,E=f(St) St+1=f(St,E) O=g(St),通用时序电路模型的几个子集,简单计数器没有外部输入，状态随时钟而变化，输出是状态变量的译码。,通用时序电路模型的几个子集,Moor机和Mealy机的区别：输出信号的不同,表5-1比较了不同类型的时序电路模型。 组合逻辑不需要存储元件，各类时序逻辑都需要存储元件。 时序延迟电路与组合逻辑的相似之处：输出仅由输入引起。不同之处：时序延迟电路有一个时间延迟，输入数据在时钟的控制下进入存储元件。 同步时序逻辑有时钟
4、控制，异步时序逻辑没有时钟控制。,5.1 时序电路模型（续）, 触发器：能够存储1位二值信号的基本单元电路。 触发器必须具备两个基本特点：（1）具有两个能自行保持的稳定状态；（2）根据不同的输入信号可以置成1或0状态 根据电路结构形式的不同：可分为基本RS触发器（又称R-S锁存器）、同步RS触发器、主从触发器和CMOS边沿触发器等,5.2 触发器（Flip-Flops,FF）, 根据逻辑功能的不同，可分为四类： SR 、JK、D和T触发器。 通过真值表（激励表）来描述输入和输出特性，由激励表可产生触发器的特征方程。 触发器和锁存器：有时可互换使用，但触发器需要时钟控制，而锁存器不需要时钟控制，
5、其区别在于有无触发方式。最简单的二进制存储电路是锁存器（Latch）。,Clock Signal,Clock generator: Periodic train of clock pulses,SR 锁存器(NAND version),由与非门组成的锁存器记忆哪个输入最终变为0。,SR 锁存器(NAND version),锁存器的输入分别称为S置位和R复位，当输出端Q输出为逻辑1时，触发器或锁存器“置位”；当输出端Q输出为逻辑0时，触发器或锁存器“复位” 。 若S=0,R=1，则锁存器置位Q=1，当S=R=1时，输出Q保持为1；若S=1,R=0，则锁存器复位Q=0，当S=1,R=1时，输出Q保
6、持为0。若 S=R=0，则Q=Q=1，这是非法或不允许的情况，当S=R=1时，触发器的状态难以确定。因此，在正常工作时输入信号应遵守SR=0的约束条件，即不应加以S=R=0的输入信号。,SR 锁存器(NAND version),工作原理： 接通电源后，在没有输入信号时，R=S=1，电路随机处于两稳定状态之一； 当S=0，R=1时，为置1功能或置位； 当S =1，R=0时，为置0功能或复位； 当S=0，R=0时，为不定状态，应禁止出现。,SR 锁存器(NAND version),触发器新的状态Qn+1（也称为次态）不仅与输入状态有关，而且与触发器原来的状态Qn（也叫初态）有关 。 触发器的特性表
7、（或功能表）：含有状态变量Qn的真值表,SR锁存器(NOR version),0 0 0 1 1 0 1 1,0 1 ReSet,1 0 Set,Q Q Hold,S R Q Q,0 0 Disallowed,由或非门组成的锁存器记忆哪个输入最终变为1,SR锁存器 (NOR version),- SR: “set-reset”, bi-stable element with two extra inputs; note the “undefined” output for S=R=1.,Characteristic Equation,SR 锁存器 (NOR version),SR 锁存器,SR
8、 Latch Simulation,S,Q,Q,R,选通SR锁存器,选通SR锁存器：带使能输入EN的选通锁存器（带时钟信号的SR锁存器，也可称为同步SR触发器），EN输入端连接到两个与非门输入端，在输出发生变化之前EN必须是有效的，即EN=1。如果EN不是1，当S、R输入发生变化时，电路的输出Q不发生变化。（P186，图5-125-14） 选通SR锁存器的特征方程：Qt+1=S+RQt 使能控制：可以是正电平触发，也可以是负电平触发。图5-15是负电平触发的使能SR锁存器。 所有与非门锁存器和或非门锁存器，无论是否带有选通控制，都有不确定或无定义的情况。,Latch is sensitive
9、to input changes ONLY when C=1,Characteristic Equation：,选通SR锁存器（续）,hold,hold,CP,R,S,Q,Q,选通SR锁存器的时序图,选通SR锁存器（续）,工作特点：在EN1的全部时间里，S、R的变化都会引起触发器输出端的变化。因此，如果在EN1时输入信号多次发生变化，则触发器也会产生多次翻转，这就降低了电路的抗干扰能力。,D锁存器（数据锁存器）,为了消除RS触发器中不期望的不确定状态，就要确保输入信号R和S不要同时为1。D锁存器可以做到这点。,Qn+1=S+RQn=D+DQn=D,Characteristic Equation
10、：,D锁存器（续）,D锁存器或者数据锁存器：输入端的D是唯一的数据激励输入，C是使能输入，是一种单输入锁存器。当使能端有效时，输出Q随输入D而变化（当D=1时，Q=1；当D=0时，Q=0）。当使能端无效时，输出Q保持其前一状态。（P188，图5-17，5-18） SN74LS75是一个四D锁存器电路，见图5-19。,D 锁存器（续）,CP,D,Q,带时钟的J-K 触发器,J-K选通锁存器没有不确定的输入组合，S-R锁存器则有。J-K选通锁存器的J输入端相当于S端，K输入端相当于R端，见图5-20（注意它与选通SR锁存器的逻辑图的区别）。 在J-K选通锁存器中会导致电路状态翻转（抖动），解决的措
11、施：边沿触发的J-K触发器。,So : Qn+1=S+RQn=JQn+(KQn) Qn = JQn+K Qn Qn+1=JQn+KQn,S+R=(JQn)+(KQn) =J+Qn+K+Qn =1,When EN=1 R=(KQn) S=(JQn),带时钟的J-K 触发器,带时钟的J-K 触发器,CP,J,K,Q,Q,带时钟的J-K 触发器,选通J-K 锁存器的抖动,See Figure 5.21,Master-Slave Flip-Flops（主从触发器）,设计主从触发器的目的：防止由于输入端出现的假电平而引起触发器输出的随意改变。 将两个触发器串接起来就可以构成主从式触发器，每个触发器由公共
12、时钟驱动。 主、从触发器的隔离：当时钟输入为正边沿（上升沿）时，主触发器改变状态；当时钟输入为负边沿（下降沿）时，从触发器改变状态。 主从触发器可由J-K、R-S、T和D触发器构成，基本核心是RS锁存器。,Master-Slave Flip-Flops（主从触发器）,图5-27 J-K Master-Slave Flip-Flops,Master-Slave Flip-Flops（续）,工作特点： （1）当CLK=1时，CLK=0，主触发器工作，接收输入信号。从触发器被封锁，保持原状态不变。 （2）当CLK由1跃变到0时，即CLK0，CLK=1时，主触发器被封锁，输入信号不再影响主触发器的状态
13、，从触发器接收主触发器输出端的状态。 CP下降沿到来时从触发器按照主触发器的状态翻转，所以主从触发器输出端状态的改变只发生在CP的下降沿。,JK master-slave Flip-Flops（续）,JK master-slave Flip-Flops（续）,JK master-slave Flip-Flops（续）,注意：在Qn=0时主触发器只能接受置1输入信号，在Qn=1时主触发器只能接受置0输入信号。其结果就是在CP=1的整个期间主触发器只有可能翻转一次，一旦翻转了就不会翻回原来的状态。 在CP=1期间输入信号发生过变化以后，CP下降沿到达时从触发器的状态不一定能按此刻输入信号的状态来决
14、定。必须考虑CP1整个期间里输入信号的变化过程才能确定触发器的次态。,Edge Triggered Flip-flops（边沿触发器）,输出Q在时钟脉冲的上升沿或下降沿到来时发生变化。 通过时钟边沿引起输出状态变化，可以消除锁存器或选通锁存器的不正确触发而产生的很多问题。 边沿触发需要一个边沿检测电路，该电路在时钟边沿到来时产生一个输出（图5-29） 。 上升沿触发的D触发器：图5-30 下降沿触发的J-K触发器：图5-32 带数据锁存的脉冲触发式主从触发器：图5-34 触发器的时钟输入符号：图5-35,T 触发器,Qn+1=JQn+KQn =TQn+TQn,T：Toggle（翻转），是指输出
15、从一个状态变为另一个状态。 T触发器是由J-K触发器演变而来，当T1时，输出改变状态，当T0时，输出维持不变（表5-3）。,T 触发器,Characteristic equations compare,5.4 简单计数器（Simple counters）, 计数器的用途：对时钟脉冲计数、分频、定时、产生节拍脉冲和脉冲序列、进行数字运算等。 计数器的分类： （1）按触发器是否同时翻转分类：同步式、异步式 （2）按数字增减分类：加法计数器、减法计数器、可逆计数器（加/减计数器） （3）按计数的进位方法分类：二进制计数器、二十进制计数器（简称十进制计数器）、循环计数器 （4）按计数容量分类：十进制计
16、数器、六十进制计数器等,5.4 简单计数器（续）,Devide by 2,4,8 Counters（异步）,特点：没有公共同步时钟（异步）、时钟输入作为数据输入、触发器在时钟脉冲下降沿到来时翻转、将输入的时钟频率降低为原来的一半。,Simple counters,Devide-by- 4 Counter,Devide-by- 8 Counter,Simple counters,5.4 简单计数器（续）,除2、4、8计数器 都是异步计数器：没有公共同步时钟，一个触发器的输出为下一个触发器提供时钟输入 都是行波的：输入脉冲从一个触发器传输到另一个触发器 除2计数器有两个状态（0、1），除4计数器有四个状态，除8计数器有八个状态。 当计数器中的所有触发器的输出都可用时，该计数器称为模n计数器（n表示终止计数
