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1、1第 5 章 半导体存储器内容简介：本章着重介绍半导体存储器的组成、结构、工作原理及存储器的连接与扩充方法。5.1 半导体存储器概述5.1.1 半导体存储器的性能指标1 容量 容量的定义：是指一个存储芯片所能存储的二进制信息量。 容量的表示方法：一般有两种表示方法（1）位容量：一个存储芯片能存储多少位二进制信息位容量=存储单元数 X 每单元的位数（2）单元容量：一个存储芯片能存储多少字节的二进制信息，即有多少个字节单元。它们之间的计算关系是：位容量=单元容量 x 8一般在芯片的技术参数描述中，用位容量来表示：如某芯片型号为 27C64，表示其容量为 64K 位。而在组成存储系统后，经常用单元容
2、量来描述，如某电脑的内存为 128M, 8086 系统的寻址空间是 1M，都指的是单元容量。2 存取时间对存储器进行一次读或写操作所需要的时间。3 功耗、价格、集成度等其他指标2Q Q45.1.2 半导体存储器的分类5.2 随机存取存储器(RAM)5.2.1 静态 RAM（SRAM）一 SRAM 的存储原理与组成结构SRAM 主要由存储体与外围电路两部分构成。1 存储体SRAM 的基本存储单元由R-S 触发器构成（如右图核心所示） ，其中，T1、T2 为控制半导体存储器(Memory)随机存取存储器(RAM)Random AccessMemory只读存储器(ROM)Read OnlyMemor
3、y静态 RAM(SRAM)Static RAM动态 RAM(DRAM)Dynamic RAM掩膜 ROM可编程 ROM(PROM)Programmable ROM可擦除 PROM(EPROM)(Erasable PROM)电可擦除 PROM(EEPROM)Electrically EPROM快速可擦除存储器(Flash Memory)3Q Q4X 译码Y 译码管，T3、T4 为负载管。若 Q=1,则使 T2 导通，使/Q=0，而/Q=0使 T1 截止，确保了 Q=1。当 Q=0 时的情况也一样，因此这是一种稳定结构。除非通过外部加以改变。这样一个基本单元可存储一位信息。那么如何进行信息的读出与
4、写入呢？这就得依靠门控管 T5、T6、T7 与 T8 来进行：当 X 译码输出为高电平时，T5、T6 管导通，当 Y 译码输出为高电平时,T7 与 T8管导通，于是，Q、/Q 分别与外部得 I/O 数据信号连同，从而实现数据的读写。这种读是非破坏性读。由于有电源与负载管，可以向存储单元补充电荷，因此，只要不掉电，存入的信息就可以一直得到保持而不需要刷新。2 外围电路（1）地址译码电路该电路对外部地址信号译码，用以选择要访问的存储单元。4译 码 器A0A1A7S0S1S2 5 5目前主要采用双译码（复合译码）结构，即：把地址译码器分成 X 译码器与 Y 译码器两部分。其优点是大大减少了译码器输出
5、线的根数。比如：如果某存储芯片的地址线为 8 根，很显然其寻址范围是 256 个存储单元。如果采用单译码方式，其地址译码器的输出线为 256 条。如上图所示。反之，如右图所示，如果采用双译码结构，将地址译码器分成 X 译码器与 Y 译码器两部分，X 译码器与 Y 译码器各有 4条输入地址线，X 译码器输出的 16 条输出线（X0 到 X15）与 Y译码器输出的 16 条输出线（Y0 到 Y15）配合（参见存储体部分的结构图） ，也可寻址 256 个单元，但总共地址译码器输出线只有 32 条，比单地址译码器的 256 条输出线大大减少，当地址线多时效果更为明显。X译 码 器A0A1A3X0X1X
6、15A2Y 译 码 器A4 A5 A6 A7Y0 Y1 Y15存 储 体I/O缓冲D0D1Dn-1控制逻辑R/ W CE5（2）I/O 缓冲器其处于外部的数据总线与存储器芯片的内部数据线之间，在读写控制信号与片选信号等作用下控制是否将外部的数据总线与存储器芯片的内部数据线连接起来并控制着数据的传输方向（即读出还是写入） 。二 典型芯片 HM6264BL 分析HM6264BL 是一种容量为 8K*8 的低功耗 CMOS SRAM 芯片。1 引脚情况 (详见教材 P201)该芯片采用 DIP 封装，共 28 脚。（1）地址线 13 条，A 0到 A12，用于寻址片内 8K 个单元；（2）片选引脚
7、2 条，/CS1 与 CS2；（3）数据线 8 条，I/O 1到 I/O8；（4）读写信号 1 条，/WE；（5）输出允许信号 1 条，/OE；（6）电源与地线共 2 条；（7）未使用引脚 1 条。2 工作模式/CS1 CS2 /WE /OE 工作模式 数据方向0 1 1 0 读 Dout60 1 0 X 写 Din该系列芯片还有：6216（2K*8）, 62128(16K*8), 62256(32K*8)等。5.2.2 动态 RAM（DRAM）一 存储体与基本存储单元DRAM 的存储体为电容，基本存储单元如图所示：由于在数据读出过程中（T1 开通） ，C 上的电荷会通过分布电容CD释放，使信
8、息遭到破坏，因此需要周期性地恢复 C 上的电荷。这一过程称为刷新（Refresh）C CD7二 典型芯片 uPD424256 分析（详见教材 P204）这是一款由日电（NEC）公司生产的容量为 256K*4 的 DRAM芯片。（1）地址线 9 条（A 0到 A8）：如果采用普通的地址线引出方式，对外需要 18 条地址引脚，为了减少封装引线，采用了行地址线（9 条）与列地址线（9 条）分时复用技术，因此，对外地址线引脚只有 9 条；（2）数据线 4 条，I/O 1到 I/O4；（3）控制线 4 条：/RAS 控制行地址的写入与锁存；/CAS 控制列地址的写入与锁存；/WE 与/OE 配合进行数据
9、的读写操作。（4）电源与地线 2 条（5）未用引脚 1 条共 20 个引脚，采用 DIP 封装。三 SRAM 与 DRAM 的特点与区别（1）SRAM 具有工作稳定、速度快、不需要刷新、外围电路简单等优点；缺点是集成度低（不容易做到大容量） 、功耗大、相对较贵等。（2）DRAM 具有存储单元简单、集成度高、容量大、功耗小与价格便宜等优点；但也具有速度慢、需要刷新、外围支持电路复杂等缺点。基于以上原因，目前电脑中，一般采用 DRAM 及其改进产品8作为主存。而采用 SRAM 及其改进产品作为缓存（Cache） 。5.2.3 高速 RAM（作为参考内容）5.2.4 高集成度 RAM（作为参考内容）
10、5.3 只读存储器(ROM)5.3.1 掩膜 ROM 与 PROM一 掩膜 ROM掩膜 ROM 是一种所存储的信息由芯片制造厂完成、用户无法修改的只读存储芯片。其工作原理如下图所示：上图为一个 2*2 位的掩膜 ROM 结构图，图中，T1 与 T3 为负载管，在这里相当于上拉电阻；T2 与 T4 为信号管；在这个矩阵结构中，当字选线与数据线（D0、D1）之间有管子时，代T1 T3T2T4VCC字选线 0字选线 1D1 D0存储单元 0存储单元 19表该位存储的信息为 0；当没有时，该位信号为 1。因此，上图中，存储的信息是：单元 0 存储的信息是（1，0） ，单元 1 存储的信息是（0，1）
11、。读 ROM 的单元 0 时（也即时字选线 0 为高电平，其余字选线为低电平） ，T4 开通，因此 D1=1, D0=0；读 ROM 的单元 1 时（也即时字选线 1 为高电平，其余字选线为低电平） ，T2 开通，因此 D1=0, D0=1；二 可一次性编程 ROM（PROM）一个典型的 2*2 位的普通 PROM 的基本结构如下图所示，出厂时，所有信息存储单元都有管子，且通过熔断丝与数据线相连。当用户写入信息时，用大电流将需要存储“1”的地方的管子的熔断丝熔断，而将存储“0”的管子的熔断丝保留。比如，要在单元 0 保存信息 01（D 1=0, D0=1）,而在单元 1保存信息 10（D 1=
12、1, D0=1） ，则应将 T4、T2 的熔断丝熔断。编程后的情况如下图所示：T1 T3T2T4VCC字选线 0字选线 1D1 D0存储单元 0存储单元 110数据线字线Vcc辅管照射孔这种编程（写入）是一次性的，熔断后就接不起来了。5.3.2 各种可擦除的 ROM（EPROM）一 紫外线可擦除 EPROM1 基本存储电路其基本电路由负载管、信号管与辅管等部分，如右图所示。（1）当刚生产好时，辅管的硅栅上无电荷，辅管不通，信号管也不通，该位信息为“1” 。（2）当编程时，编程脉冲将被选中的单元（要写入信息“0”的单元）的辅管的 D、S 极击穿，电荷注入硅栅，使辅管导通，信号管导通，该位信息变为
13、 0，完成了一次写入。（3）当用紫外线照射时，硅栅上的电荷漏走，辅管又不通了，每位信息又都变成了“1” ，相当于完成了擦除。下次又可以编T1 T3T2T4VCC字选线 0字选线 1D1 D0存储单元 0存储单元 111程写入了。2 典型芯片有 2764，27C64(8K*8 位)；27128，27C128(16K*8 位)；27256，27C256(32K*8 位)；27512，27C512(64K*8 位)等等。二 EEPROM 电可擦除 PROM三 快擦除 PROM（Flash Memory） 也是电可擦除 PROM，但是成块擦除，速度更快。5.4 存储器连接与扩充5.4.1 存储器芯片选
14、择一 类型选择（1）ROM 一般用于存储系统程序（监控程序）及不须在线修改的参数等。（2）RAM 一般用于存储用户的调试程序、程序的中间运算结果及掉电时不须保护的 I/O 数据与参数等。A. 在小型系统中，如智能仪器仪表等，一般采用静态 RAM，这样，不须刷新电路，连接简单。B. 在需要较大存储容量的计算机系统中，一般采用动态 RAM，这样集成度高，价格较便宜。二 存储器芯片与 CPU 的时序配合（选学）5.4.2 存储器容量扩充12当一片存储器芯片的容量不能满足系统要求时，就需要多片组合以扩充位数或单元数。一 位数扩充背景：当存储器芯片的每个单元的数据宽度（位数）不能满足系统的要求时，就需要
15、进行位数扩充举例：用 8K*8 的 SRAM 芯片 HM6264 扩充形成 8K*16 的芯片组。试设计扩充方案。解：（1）首先计算所需的存储芯片数。在本问题中，存储芯片的单元数能满足要求，但每单元的位数不能满足系统要求，故需要进行位数扩充。所需芯片数=16/8=2（片）（2）连接方案如下图所示：要从地址信号、数据信号与控制信号等三方面来理解！/CS1CS2/WE/OEA0 - A12I/O1-I/O80#(低 8 位)/CS1CS2/WE/OEA0 - A12I/O1-I/O81#(高 8 位)A0 - A12D0 D7D6 D15控制信号13二 单元数扩充背景：当存储器芯片的位数满足要求而
16、单元数不够时，需要进行单元数的扩充。举例：用 8K*8 的 SRAM 芯片 HM6264 扩充形成 32K*8 的芯片组。试设计扩充方案。解：（1）首先计算所需的存储芯片数。在本问题中，存储芯片的位数数能满足要求，但单元数不能满足系统要求，故需要进行单元数扩充。所需芯片数=32/8=4（片）（2）连接方案如下图所示：方案设计同样从三个方面考虑：A. 地址信号的连接，由于整个存储系统容量为 32K 个单元，共需 15 根地址线。A 12-A0 用于寻找同一芯片内不同的单元，称/CS1CS2/WE/OEA0 - A12I/O1-I/O81#A0 - A12D0 D7/CS1CS2/WE/OEA0 - A12I/O1-I/O80#/CS1CS2/WE/OEA0 - A12I/O1-I/O83#/CS1CS2/WE/OEA0 - A12I/O1-I/O82#AB/GA13 A14 /Y0/Y1/Y2/Y3/CS1CS2/OE
