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1、EDA技术,第二章 EDA设计流程及工具,2.1 FPGA/CPLD开发流程 2.2 ASIC设计流程 2.3 常用EDA工具,教学目的,了解EDA技术进行设计开发的流程，以及EDA设计软件,能正确选择和使用EDA软件、优化设计项目、提高设计效率和设计质量,2.1 FPGA/CPLD设计流程,FPGA/CPLD开发流程,2.1 FPGA/CPLD设计流程,2. 设计输入,将电路系统以一定的表达方式输入计算机,a. 图形输入,b. 文本输入,状态图输入,波形图输入,原理图输入,VHDL输入,Verilog HDL输入,2.1 FPGA/CPLD设计流程,图形输入状态图输入,根据电路的控制条件和不
2、同的转换方式，用绘图的方法，在EDA工具的图形编辑器上绘出状态图，然后由EDA编译器和综合器将其综合成电路网表,2.1 FPGA/CPLD设计流程,图形输入波形图输入,将待设计的电路看成一个“黑盒”，只设计输入和输出的时序波形，由EDA工具综合成电路网表,2.1 FPGA/CPLD设计流程,图形输入原理图输入,在图形编辑界面上绘制完成特定功能的电路原理图，原理图由逻辑器件和连线构成。,2.1 FPGA/CPLD设计流程,文本输入VHDL输入,与传统的文本语言程序设计方法相似，在文本编辑器中输入程序代码，由EDA工具综合成电路网表,2.1 FPGA/CPLD设计流程,文本输入Verilog HD
3、L输入,与传统的文本语言程序设计方法相似，在文本编辑器中输入程序代码，由EDA工具综合成电路网表,2.1 FPGA/CPLD设计流程,3. 综合,综合就是将电路的高级语言（如行为描述）转换成低级的，可与FPGA/CPLD的基本结构相映射的网表文件或程序。,将设计者在EDA工具中编辑输入的HDL文本、原理图或状态图描述，依据给定的硬件结构组成和约束控制条件进行编译、优化、转换，以获得门级电路描述的网表文件,2.1 FPGA/CPLD设计流程,4. 适配,将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件 适配的目标器件必须属于原综合器指定的目标器件系列 综合器可由第三方提供，
4、适配器则由CPLD/FPGA供应商提供,2.1 FPGA/CPLD设计流程,5. 仿真,根据算法和仿真库对设计进行模拟，以验证设计是否正确 功能仿真：对描述的逻辑功能进行测试模拟，以验证是否满足设计要求 与硬件特性无关 时间短，速度快 时序仿真：接近真实器件运行特性的仿真 与硬件特性相关 精度高 时间长，速度慢,2.1 FPGA/CPLD设计流程,6. 下载,将适配后生成的下载或配置文件，通过编程器或编程电缆向FPGA或CPLD下载，以便进行硬件调试和验证 对FPGA进行下载称为配置（Configure） 对CPLD进行下载称为编程（Program）,2.2 ASIC设计流程,1. ASIC设
5、计方法,2.2 ASIC设计流程,2. ASIC设计流程,2.3 EDA工具,集成开发环境 HDL前端输入与系统管理软件 HDL逻辑综合软件 HDL仿真软件 适配器 其他,1. 集成开发环境,（1） MAX+PLUS II Altera公司上一代的PLD开发软件 使用者众多 目前Altera已经停止开发MaxplusII，而转向QuartusII软件平台 最新版本为MaxPlus II 10.23,（2）QuartusII,Altera公司新一代PLD开发软件 适合大规模FPGA的开发 最新版本为QuartusII 9.0,1. 集成开发环境,（3）Foundation,Xilinx公司上一代
6、的PLD开发软件 目前Xilinx已经停止开发Foundation，而转向ISE软件平台 最新版本为Xilinx Foundation 3.1i,1. 集成开发环境,（4）ISE,Xilinx公司目前的FPGA/PLD开发软件 最新版本为ISE 8.1i,1. 集成开发环境,2. 前端输入与系统管理软件,UltraEdit HDL Turbo Writer VHDL/verilog专用编辑器，可大小写自动转换，缩进，折叠，格式编排很方便 HDL Designer Series Mentor公司的前端设计软件，包括5个部分，涉及设计管理，分析，输入等 Visial VHDL/ Visal Ver
7、ilog 可视化的HDL/Verilog编辑工具，可以通过画流程图等可视化方法生成VHDL/Verilog代码,3. HDL逻辑综合软件,（1）Synplify / Synplify Pro VHDL/Verilog综合软件 口碑相当不错 Synplicity公司出品 最新版本为Synplify 8.1,（2）LeonardoSpectrum,VHDL/VerilogHDL综合软件 Mentor公司出品 Precision RTLPrecision Physical 最新版本Leonardo 2003b,（3）FPGA ComplierII,VHDL/Verilog综合软件 Synopsys公
8、司出品 停止FPGA Express的开发,4. HDL仿真软件,（1）Modelsim VHDL/VerilogHDL仿真软件 功能比ActiveHDL强大，使用比ActiveHDL复杂 Mentor的子公司Model Tech出品 最新版本为ModelSim 6.1,（2）Active HDL,VHDL/VerilogHDL仿真软件 人机界面较好，简单易用 Aldec公司出品 最新版本为Active HDL 7.1 sp1,（3）NC,Cadence公司出品，很好的Verilog/VHDL仿真工具 NC-Verilog 的前身是著名的Verilog仿真软件：Verilog-XL，用于Ver
9、ilog仿真 NC-VHDL,用于VHDL仿真 NC-Sim,是Verilog/VHDL混合语言仿真工具,（4）VCS / Scirocco,VCS是Synopsys公司的Verilog仿真软件 scirocco是Synopsys公司的VHDL仿真软件,5. 适配器和下载器,布局布线器 由厂商专门针对器件提供 输出多种文件 时序仿真文件 适配技术报告文件 第三方输出文件 编程下载文件,2.4 Quartus II简介,Altera提供的FPGA/CPLD集成开发环境 Quartus II是MAX+plusII的升级产品 提供ASIC设计的整个设计过程 支持第三方的综合、仿真工具,2.5 IP核
10、简介,IP，就是知识产权核，Intellectual Property IP分为软IP、固IP、和硬IP 从集成规模上，现在的IP库，已经包含了诸如8051、ARM、PowerPC等微处理器、TMS320C50等数字信号处理器、MPEGII、JPEG等数字信息压缩/解压在内的大规模IC模块。,2.5 IP核简介,IP的实际内涵： 首先：必须是为了易于重用而按嵌入式应用专门设计的。 其次：必须实现IP模块的优化设计，达到“四最”，即面积最小、速度最快、功耗最低、工艺容差最大。 再次：符合IP标准。对参数、文档、检验方式等形式化的标准，以及诸如接口、总线等技术性协议标准。,第二章 作业,P26 习题 2-1 叙述EDA的FPGA/CPLD设计流程。,
