可编程逻辑器1

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1、1,第八章 可编程逻辑器件,内容提要 1. 介绍各种可编程逻辑器件的 结构、工作原理和使用方法 2. 可编程逻辑器件的编程方法 和在系统可编程技术的介绍,2,8.1 概述,1集成电路的分类：,按集成度分: SSI： 器件级（门电路、触发器等） MSI：部件级（计数器、移位寄存器等） LSI： 系统级（含控制器的电子系统） VLSI：复杂系统级(大容量Memory、 微处理器等),3,8.1 概述,按处理信号分： 模拟IC（A/D，D/A，放大，滤波等功能） 数字IC（组合电路，时序电路，数字系统） 综合性IC（即数模混合,SOC, 嵌入式系统等) 按通用性、使用量分： 通用IC: 存贮器、微处

2、理器等 专用IC (ASIC):全定制ASIC、 半定制 ASIC、可编程ASIC,4,8.1 概述,5,8.1 概述,集成度情况： Lattice：ispLSI 6000系列，集成度达到25000个 等效PLD门, 320个宏单元 Altera： MAX9000系列, 24000个等效PLD门, 1024个宏单元 Altera： FLEX10K250 25万个等效PLD门 XiLinx：两年前推出的FPGACV1000可达到 100万个等效PLD门。,6,8.1 概述, 理论上采用通用型的中小规模IC可以组成任 何复杂的数字系统, 但体积大而笨重、功耗 大，可靠性差。 为某种专门用途而设计的

3、集成电路叫做专用 集成电路，即ASIC，通常把所设计的系统 做成一片大规模集成电路，故体积小、功耗 低、重量轻、可靠性高。,7,8.1 概述, 可编程逻辑器件的逻辑功能由用户对器件编 程来设定，以前用户在计算机上使用编程软 件编写逻辑功能，然后通过编程器下载到器 件上。新一代的在系统可编程器件，编程时 不需要使用专门的编程器，只要将计算机运 行产生的编程数据直接写入PLD就行了。这 样就使普通的用户设计复杂的系统成为现实 （以前是不可能的）。,8,8.1 概述,2PLD的电路表示法 （1）基本门电路的PLD表示法： 1）固定连接、不可改变的“硬线连接单元” 2）可通过编程接通的“被编程接通单元

4、” 3）可通过编程断开的“被编程擦除单元” 4）互补输出的缓冲器,见图8.1.1(d)。 5）三态输出的缓冲器，见图8.1.1(e)。 6）与门的PLD表示，详见图8.1.1(a), A、B、C、D称 为输入项 , PABD 称为乘积项。图8.1.1(b)中P=0,9,8.1 概述,7）或门的PLD表示 详见图8.1.1(c), Y=P1+P3+P4 8）与阵列、或阵列的PLD表示 如图8.2.1所示。 （2）PLD由两种基本的门阵列与门阵列和或门阵列以及相关器件组成，如图8.2.1所示。,10,8.1 概述,图8.1.1 PLD电路中门电路的惯用画法 （a）与门 （b）输出恒等于0的与门 （

5、c）或门 （d）互补输出的缓冲器 （e）三态输出的缓冲器,11,*8.2 现场可编程逻辑阵列(FPLA）,FPLA由可编程的与逻辑阵列和可编程的或逻辑阵列以及输出缓冲器组成。如图8.2.1所示。图中的与逻辑阵列最多可以产生8个可编程的乘积项，或逻辑阵列最多能产生4个组合逻辑函数。时序逻辑型FPLA见图8.2.3。,12,*8.2 现场可编程逻辑阵列(FPLA）,图8.2.1 FPLA的基本电路结构,可产生8个 可编程的 乘积项,可产生4 个组合函 数(即4个 与或式),13,*8.2 现场可编程逻辑阵列(FPLA）,图8.2.3 时序逻辑型 FPLA的电路结构,14,8.3 可编程阵列逻辑（P

6、AL）,采用双极型工艺制作，熔丝编程方式。 PAL由可编程的与逻辑阵列、固定的或逻辑阵列和输出电路三部分组成。通过对与阵列编程可以获得不同形式的组合逻辑函数。有些PAL器件的输出电路中设置有触发器和从触发器输出到与阵列的反馈线，故可利用这种PAL器件组成各种时序电路。 （392页）,15,8.3.1 PAL的基本电路结构,PAL器件中最简单的一种电路结构形式见图8.3.1，它仅包含一个可编程的与逻辑阵列和一个固定的或阵列。 编程原理：在尚未编程之前，与阵列的所有交叉点上均有熔丝接通。编程将有用的熔丝保留，将无用的熔丝熔断，即得到所需的电路。详见P393图8.3.2例子。,16,8.3.1 PA

7、L的基本电路结构,图8.3.1 PAL器件的基本电路结构,17,8.3.1 PAL的基本电路结构,图8.3.2 编程后的PAL电路,18,8.3.1 PAL的基本电路结构,目前常见的PAL器件中，输入变量最多的可达20个，与逻辑阵列乘积项最多的有80个，或逻辑阵列输出端最多的有10个，每个或门输入端最多的达16个。在许多型号的PAL器件中还增加了各种形式的输出电路，以扩展电路的功能和增加使用的灵活性。,19,8.3.2 PAL的几种输出电路结构 和反馈形式,主要有以下五种类型： 1专用输出结构 如：PAL10H8、PAL14H4的输出端是与或门 结构，输出高电平信号； PAL10L8、PAL1

8、4L4的输出端是与或 非门结构，输出低电平信号； PAL16C1的输出端是互补输出的或门 结构,同时输出一对互补的信号。,20,8.3.2 PAL的几种输出电路结构 和反馈形式,专用输出结构的共同特点：输出端只能用作输出使用。专用输出结构的PAL器件只能用来产生组合逻辑函数。 2可编程输入/输出结构 电路结构图见图8.3.4。其输出端是一个具有可编程控制端的三态缓冲器，控制端由与阵列的一个乘积项给出(如图中的C1和C2)。,21,8.3.2 PAL的几种输出电路结构 和反馈形式,图8.3.4 PAL的可编程输入/输出结构,22,8.3.2 PAL的几种输出电路结构 和反馈形式,同时输出端又经过

9、了一个互补输出的缓冲器反馈到与阵列上。如PAL16L8、PAL20L10等，都属于这种输出结构的PAL器件。 在有些可编程I/0结构的PAL器件中，在与或阵列的输出和三态缓冲器之间还设置有可编程的异或门。如图8.3.5，通过对异或门一个可编程输入端的编程可以控制输出的极性。 （详见P394说明）,23,8.3.2 PAL的几种输出电路结构 和反馈形式,图8.3.5 带有异或门的可编程 输入/输出结构,24,8.3.2 PAL的几种输出电路结构 和反馈形式,3寄存器输出结构 电路结构见图8.3.6，它在输出三态缓冲器和与或阵列的输出之间串进了由D触发器组成的寄存器。同时触发器的状态又经过互补输出

10、的缓冲器反馈到与阵列的输入端。利用这种输出结构不仅可以存储与或阵列输出的状态，而且能很方便地组成各种时序逻辑电路。如PAL16R4、PAL16R6、PAL16R8等。,25,8.3.2 PAL的几种输出电路结构 和反馈形式,图8.3.6 PAL的寄存器输出结构,移位寄存器的例子,26,8.3.2 PAL的几种输出电路结构 和反馈形式,4异或输出结构 电路结构见图8.3.7，与寄存器输出结构类似，只是在与或阵列的输出端又增设了异或门。如PAL20X4、PAL20X8、PAL20X10等都属于这种输出结构的器件。 主要用途： 对与或阵列输出的函数求反。 对寄存器状态进行保存，详见P395 。,27

11、,8.3.2 PAL的几种输出电路结构 和反馈形式,图8.3.7 PAL的异或输出结构,28,8.3.2 PAL的几种输出电路结构 和反馈形式,5运算选通反馈结构 电路结构见图8.3.8，在异或输出结构的基础上再增加一组反馈逻辑电路。反馈选通电路分别给出了输入变量B和反馈变量A产生的(A+B)、(A+B)、(A+B)、(A+B)4个反馈量，并接至与阵列的输入端。通过对与阵列的编程，能产生A和B的16种算术运算和逻辑运算的结果，见图8.3.9。属于这种结构的PAL器件有PAL16X4、 PAL16A4等。,29,8.3.2 PAL的几种输出电路结构 和反馈形式,图8.3.8 PAL的运算选通反馈

12、结构,30,8.3.2 PAL的几种输出电路结构 和反馈形式,图8.3.9 产生16种算术、逻辑运算的编程情况,31,8.3.3 PAL的应用举例,图8.3.10 PAL14H4按式 8.3.2 编程后的逻辑图,32,8.3.3 PAL的应用举例,图8.3.11 例 8.3.2输出状态的卡诺图,33,8.3.3 PAL的应用举例,图8.3.12 例 8.3.2中编程后的PAL16R4的逻辑图,34,8.4 通用阵列逻辑（GAL）,PAL器件的缺点：由于它采用的是双极型熔丝工艺，一旦编程以后不能修改，因而不适应研制工作中经常修改电路的需要。采用CMOS可擦除编程单元的PAL器件克服了不可改写的缺

13、点，然而PAL器件输出电路结构的类型繁多，仍给设计和使用带来一些不便。为了克服PAL器件存在的缺点，Lattice公司于1985年首先推出了通用阵列逻辑GAL。 其特点为：,35,8.4 通用阵列逻辑（GAL）, GAL采用可擦除的CMOS (E2CMOS)制作， 可以用电压信号擦除并可重新编程。 GAL器件的输出端设置了可编程的输出逻 辑宏单元(OLMC)。通过编程可将OLMC 设置成不同的工作状态,这样就可以用同一 种型号的GAL器件实现PAL器件所有的各 种输出电路工作模式。,36,8.4.1 GAL的电路结构,8.4.1 GAL的电路结构 (402页) 现以常见的GAL16V8为例，介

14、绍GAL器件的一般结构形式和工作原理。GAL16V8的电路结构如图8.4.1所示，它有： 一个3264位的可编程与阵列：031列对应 32个输入，063行对应64个乘积项。 8个OLMC和8个三态输出缓冲器,对应1219 共8个输出端。,37,图8.4.1 GAL16V8的电路结构图,38,8.4.1 GAL的电路结构, 10个输入缓冲器：对应于1，2，9，11 脚共10个输入端。 从8个OLMC反馈到与阵列的8个反馈/输入 缓冲器。 组成或逻辑阵列的8个或门分别包含于8个 OLMC中，它们和与阵列的连接是固定的。 GAL16V8编程单元的地址分配和功能划分 情况见图8.4.3，其中：,39,

15、图8.4.3 GAL16V8编程单元的地址分配,40,8.4.1 GAL的电路结构,1） 第031行对应与阵列的编程单元，编程后可产生063共64个乘积项。第32行是电子标签， 供用户存放备查信息，如器件的编号，电路的名称、编程日期等。 2）第3359行和第62行均为制造厂家保留的地址空间，用户不能使用。 3）第60行是结构控制字，共有82位，用于设定8个OLMC的工作模式和64个乘积项的禁止。,41,8.4.1 GAL的电路结构,4）第61行是一位加密单元：该位被编程后将不能对与阵列作进一步的编程或读出验证。因此可以实现对电路设计结果的保密。只有在与阵列被整体擦除时，才能将加密单元同时擦除。

16、但电子标签的内容不受加密单元的影响。 5）第63行是一位整体擦除位。对该位单元寻址并执行擦除命令，则所有编程单元全被擦除，器件返回到编程前的初始状态。,42,8.4.1 GAL的电路结构,对GAL的编程是在开发系统的控制下完成的。在编程状态下，编程数据由第9脚串行送入GAL器件内部的移位寄存器中。移位寄存器有64位，装满一次就向编程单元地址中写入一行，编程是逐行进行的。 8.4.2 输出逻辑宏单元（OLMC） 图8.4.4是OLMC的结构框图,43,图8.4.4 OLMC的结构框图,44,8.4.2 输出逻辑宏单元(OLMC),一个 OLMC包括如下三部分： 一个或门 OLMC 一个D触发器 4个MUX及若干个门电路 图中的AC0、AC1(n)、XOR(n)都是结构控制字中