嵌入式运算器实验报告

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1、实验二实验二 运算运算器器组组成成实实验验1算术逻辑运算实验算术逻辑运算实验一实验目的一实验目的 1 了解简单运算器的数据传输通路。 2 验证运算功能发生器的组合功能。 3 掌握算术逻辑运算加、减、与的工作原理。 4 验证实验台运算的 8 位加、减、与、直通功能。 5 按给定数据，完成几种指定的算术和逻辑运算。 二实验内容二实验内容 1实验原理 算术逻辑单元 ALU 的数据通路如图 2-1 所示。其中运算器 ALU181 根据 74LS181 的功 能用 VHDL 硬件描述语言编辑而成，构成 8 位字长的 ALU。参加运算的两个 8 位数据分 别为 A70和 B70，运算模式由 S30的 16

2、 种组合决定，而 S30的值由 4 位 2 进制 计数器 LPM_COUNTER 产生，计数时钟是 Sclk（图 2-1） ；此外，设 M=0，选择算术运算， M=1 为逻辑运算，CN为低位的进位位；F70为输出结果，CO为运算后的输出进位位。 两个 8 位数据由总线 IN70分别通过两个电平锁存器 74373 锁入，ALU 功能如表 2-1 所 示。表 2-1ALU181 的运算功能选择端高电平作用数据M=HM=L 算术操作S3 S2 S1 S0逻辑功能Cn=L（无进位）Cn=H（有进位）0 0 0 0AF AF 1加AF 0 0 0 1BAFBAF加 1)(BAF0 0 1 0BAF BA

3、F+1BAF0 0 1 10F减 1（2 的补码）F0F0 1 0 0ABF BAAF加加 1BAAF加0 1 0 1BF 加)(BAFBA加+1)(BAFBA0 1 1 0BAFBAF减1减减BAF 0 1 1 1BAF BAF1)(减BAF1 0 0 0BAFABAF加加 1ABAF加1 0 0 1BAFBAF加加 1BAF加1 0 1 0BF ABBAF）加（加 1ABBAF加)(1 0 1 1ABF ABF 1减ABF 1 1 0 01F*AAF加1加加AAF 1 1 0 1BAFABAF）加（加 1ABAF）加（1 1 1 0BAFABAF）加（加 1ABAF）加（1 1 1 1AF

4、 AF 1减AF 注 1、* 表示每一位都移至下一更高有效位, “+”是逻辑或， “加”是算术加注 2、在借位减法表达上，表 2-1 与标准的 74181 的真值表略有不同。三实验步骤三实验步骤 （1）设计 ALU 元件 在 Quartus II 环境下，用文本输入编辑器 Text Editor 输入 ALU181.VHD 算术逻辑单元 文件，编译 VHDL 文件，并将 ALU181.VHD 文件制作成一个可调用的原理图元件。 （2）以原理图方式建立顶层文件工程 选择图形方式。根据图 2-1 输入实验电路图，从 Quartus II 的基本元件库中将各元件调 入图形编辑窗口、连线，添加输入输出

5、引脚。 将所设计的图形文件 ALU.bdf 保存到原先建立的文件夹中，将当前文件设置成工程文 件，以后的操作就都是对当前工程文件进行的。 根据表 2-1，从键盘输入数据 A70和 B70，并设置 S30、M、Cy，验证 ALU 运 算器的算术运算和逻辑运算功能，记录实验数据。 四实验任务四实验任务 （1）按图 2-1 所示，在本验证性示例中用数据选择开关（键 3 控制）的高/低电平选择 总线通道上的 8 位数据进入对应的 74373 中；即首先将键 3 输入高电平，用键 2、键 1 分 别向 A70 置数 01010101（55H） ，这时在数码管 4/3 上显示输入的数据（55H） ；然后用

6、 键 3 输入低电平，再用键 2、键 1 分别向 B70置数 10101010（AAH） ，这时在数码管 2/1 上显示输入的数据（AAH） ；这时表示在图 2-1 中的两个 74373 锁存器中分别被锁入了加数 55H 和被加数 AAH。可双击图 2-1 的 ALU181 元件，了解其 VHDL 描述。 （2）设定键 8 为低电平，即 M=0（允许算术操作） ，键 6 控制时钟控制时钟 SCLKSCLK，可设置表，可设置表 2-2- 1 1 的的 S30=0S30=0 F F。现连续按动键。现连续按动键 6 6，设置操作方式选择 S30=9（加法操作） ，使数码 管 8 显示 9，以验证 A

7、LU 的算术运算功能： 当键 7 设置 cn=0（最低位无进位）时， 数码管 7/6/5=0FF（55H+AAH=0FFH） ；当键 7 设置 cn=1（最低位有进位）时，数码管 7/6/5=100（55H+AAH+1=100H） ； （3）若设定键 8 为高电平，即 M=1，键 KEY6 控制时钟 SCLK，设置 S30 =0F，KEY7 设置 cn=0 或 cn=1，验证 ALU 的逻辑运算功能，并记录实验数据。 (4) 验证 ALU181 的算术运算和逻辑运算功能，ALU181 模块功能可参照表 2-1。 表 2-3 给定了寄存器 DRl=A70和 DR2=B70的数据(十六进制)，要求

8、根据此数据对 照逻辑功能表所得的理论值(要求课前完成)与实验结果值进行比较(均采用正逻辑 0)。 (5)表 2-4 列出了 8 种常用的算术与逻辑运算要求指定的操作内容，正确选择运算器数 据通路、控制参数 S3、S2、S1、S0、M，并将实验结果值填入括号内，表中给定原始数据 DR1=A70和 DR2=B70，以后的数据取自前面运算的结果。五、表五、表 2-22-2、3 3、4 4 的值的值表 2-2 A70，B70设置值检查寄存器内容F70SW_BA70B70S3 S2 S1 S0MBUS010101010010101011010101010 000000101111111100101010

9、11010101010000100表 2-3算术运算 M=0S3 S2 S1 S0A70B70 cn=0（无进位）cn=1（有进位）逻辑运算（M=1）0000AA55F=（ AA ） F=（ AB ） F=（ 55 ） 0001AA55F=（ FF ） F=（ 00 ） F=（ 00 ） 0010AA55F=（ AA ） F=（ AB ） F=（ 55 ） 0011AA55F=（ 00 ） F=（ 00 ） F=（ 00 ） 0100FF01F=（ FD ） F=（ FE ） F=（ FE ） 0101FF01F=（ FD ） F=（ FD ） F=（ FE ） 0110FF01F=（ FE

10、） F=（ FD ） F=（ FE ） 0111FF01F=（ FF ） F=（ FE ） F=（ FE ） 1000FFFFF=（ FE ） F=（ FF ） F=（ FF ） 1001FFFFF=（ FE ） F=（ FE ） F=（ FF ） 1010FFFFF=（ FE ） F=（ FF ） F=（ FF ） 1011FFFFF=（ FF ） F=（ FE ） F=（ FF ） 11005501F=（ FF ） F=（ 00 ） F=（ 01 ） 11015501F=（ AA ） F=（ AB ） F=（ FF ） 11105501F=（ 54 ） F=（ 55 ） F=（ 55 ）

11、11115501F=（ 55 ） F=（ 54 ） F=（ 55 ） 表 2-48 种常用的算术与逻辑运算操作S3 S2S1S0MCnDR1DR2运算关系及结果显示Cn4逻辑乘10111066FFDR1 DR2DR2( 66 )0传送11111066FFDR1 DR2 ( 66 )0按位加01101066FFDR1DR2DR2( 99 )0取反00001066FF DR2 ( 99 )1DR0加 100111066FFDR2 + 1DR2 ( 00 )1求负01011066FF+ 1 DR2( 01 )2DR1加法11101066FFDR1 + DR2DR2( FF )0减法11011066F

12、FDR1 DR2DR2( 99 )1六、实验原理图六、实验原理图七、实验仿真波形图七、实验仿真波形图（1）M=L，CN=L图为 M 为低电平，CN 为低电平时的波形图，此时无进位。SCLK 为时钟脉冲。IN 为输入， 在 A0-B1 产生的锁存信号的作用下，分别存入 A 和 B。A=AA，B=55，验证 ALU 的算术 操作功能。当 S=0000 时，F=A=AA；当 S=0001 时，F=A+B=AA+55=FF；当 S=0010 时， F=A+B 反=AA+AA=AA；根据表 2-1，可以得出 16 个模式，F 的值均正确。CN4 为运算后 的输出进位位。（2）M=H图为 M 为高电平，此

13、时 CN 可以为任意电平。SCLK 为时钟脉冲。IN 为输入，在 A0-B1 产生的锁存信号的作用下，分别存入 A 和 B。A=AA，B=55，验证 ALU 的逻辑操作功能。 当 S=0000 时，F=A 反=55；当 S=0001 时，F=（A+B）反=（AA+55）反=FF 反=00；当 S=0010 时，F=A 反与 B=55 与 AA=55；根据表 2-1，可以得出 16 个模式，F 的值均正确。 CN4 为运算后的输出进位位。2带进位算术运算实验带进位算术运算实验一实验目的一实验目的 1、验证带进位控制的算术运算功能发生器的功能。 2、按指定数据完成几种指定 的算术运算。 二实验原理

14、二实验原理 在实验（1）的基础上增加进位控制电路，将运算器 ALU181 的进位位送入 D 锁存器， 由 T4和 CN 控制其写入，在此，T4是由键 5 产生的脉冲信号，这时，CN 的功能是电平控 制信号（高电平时，CN 有效） ，控制是否允许将进位信号 co 加入下一加法周期的最低进 位位，从而可实现带进位控制运算。 三三表表 2-5表 2-5算术运算 M=0S3 S2 S1 S0A70B70 cn=0（无进位）cn=1（有进位）逻辑运算（M=1）0101FF01F=（ FD ） F=（ FD ） F=（ FE ） 0110FF01F=（ FE ） F=（ FD ） F=（ FE ） 0111FF01F=（ FF ） F=（ FE ） F=（ FE ） 1000FFFFF=（ FE ） F=（ FF ） F=（ FF ） 1001FFFFF=（ FE ） F=（ FF ） F=（ FF ） 1010FFFFF=（ FE ） F=（ FF ） F=（ FF ） 四、实验原理图四、实验原理图五、实验仿真波形图五、实验仿真波形图（1）M=L，CN=L图为 M 为低电平，CN 为低电平时的波形图