《数电课程设计电子钟说明书》由会员分享，可在线阅读，更多相关《数电课程设计电子钟说明书（19页珍藏版）》请在金锄头文库上搜索。
1、1 1 前言前言随着科学技术的发展和现代生产力的提高，各个行业都在追求精确和效率，而唯有精确的时钟才能反应出各行业技术的准度与精度。无论什么行业都离不开钟表，而钟表的数字化给人们的生产和生活带来了极大的方便，它几乎取代了传统的机械时钟，使得其准确度更高、实用性更强。因此时钟的数字化使其功能更加丰富，使用更佳便利。数字钟电路是一个典型的数字电路系统，其由时、分、秒计数器以及校时和显示电路组成。利用 60 进制和 24 进制递增计数器子电路构成的数字钟系统。在数字钟电路中由两个 60 进制同步递增计数器完成秒、分计数，由一个 24 进制同步递增计数器实现小时计数。本设计就是运用所学集成电路的工作原
2、理和使用方法，在单元电路的基础上进行小型数字系统设计的一个数字电子时钟，可完成 0 时 00 分 00 秒23 时 59 分 59 秒的计时功能，并在控制电路的作用下具有快速调整时间、显示时分秒和整点报时功能。秒、分、时计数器之间采用同步级联方式。利用 555 多谐振荡器产生的秒脉冲，可以通过调节 RP 对时间进行校准，并可使用 K1、K2、K3 实现调整时间的功能。通过74HC161 完成计时功能，再通过数码管来实现显示时间功能，最后用 74LS00 八输入与非门和由 555 定时器组成的多谐振荡器连接实现时钟整点报时功能。设计时采用中小规模集成电路实现，主要培养分析问题解决问题的能力，提高
3、设计电路，调试电路的实验技能。2 2 方案比较方案比较2.12.1 方案一方案一此方案数字电子钟由信号发生器、 “时、分、秒”计数器、译码器及显示器、校时电路、整点报时电路等组成。秒信号产生器是整个系统的时基信号，它直接决定计时1系统的精度，一般用 555 构成的振荡器加分频器来实现。将标准秒脉冲信号送入“秒计数器” ，该计数器采用 60 进制计数器，每累计 60 秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。 “分计数器”也采用 60 进制计数器，每累计 60 分，发出一个“时脉冲”信号，该信号将被送到“时计数器” 。 “时计数器”采用 24 进制计数器，可以实现一天 24h
4、 的累计。译码显示电路将“时、分、秒”计数器的输出状态经七段显示译码器译码，通过六位 LED 显示器显示出来。整点报时电路是根据计时系统的输出状态产生一个脉冲信号，然后去触发音频发生器实现报时。校时电路是来对“时、分、秒”显示数字进行校对调整。其数字电子钟系统框图如下:数数 字字 电电 子子 钟钟 系系 统统 框框 图图2.22.2 方案二方案二此方案是由 555 定时器构成的多谐振荡器、时钟调整电路、计数器、数码显示器2和时钟整点报时电路几部分组成，其方框图如图 2.2 所示。它是通过 555 定时器构成的多谐振荡器来产生时钟脉冲，将这一时钟脉冲直接送入时、分、秒计数器中进行计数，而在对应的
5、数码显示管上显示出时间。分和秒共同触发整点报时电路报时。由 555 产生的时钟脉冲时、分、秒计 数 器时显示器时钟调 整 电 路分显示器秒显示器整点报 时图 2.2 方案二方框图2.32.3 方案论证与选择方案论证与选择虽然方案 2 相比方案 1 有很大的优势，但是迫于本次实验的学校所提供的条件，我们选择方案 1。3 3 单元模块电路方案设计单元模块电路方案设计3.1 晶体振荡器电路：振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了数字钟计时的准3确程度，通常选用石英晶体构成振荡器电路。一般来说，振荡器的频率越高，计时精度越高。振荡电路由石英晶体、微调电容、集成反相器等元件构成。门电路
6、为反相器，前用于振荡，后用于缓冲整形。Rf 为反馈电阻使反相器工作在放大状态。电容与晶振构成振荡电路，产生正弦波。整形后为方波。如果精度要求不高也可以采用的由集成逻辑门与 RC 组成的时钟源振荡器或由集成电路定时器 555 与 RC 组成的多谐振荡器。这里选用 555 构成的多谐振荡器，设振荡频率f0103Hz，电路参数如图所示。3.23.2 分频器电路：分频器电路：由于数字钟晶体振荡器输出的频率较高，为了得到 1HZ 的频率，需对输出频率进行多次分频，以便得到较低的 1HZ 频率。由于各种分频集成块中，CD4060 集成块的分4频次数最高，而且包含电路所需要的非门，故综合比较之下选取 CD4
7、060 构成晶体振荡器分频电路。CD4046 内部框图如下所示：3.33.3 由由 74HC16174HC161 构成的构成的 6060 进制递增计数器进制递增计数器由 74HC161 构成的 60 进制递增计数器电路如图 3.4 所示。它是由两个 74HC161 级联构成的，右边的 74HC161 为第一级，脉冲信号从该 74HC161 的 CLK 端输入，该74HC161 就对输入的脉冲信号进行加计数，当 Q3Q2Q1Q0=1010 时，通过反馈清零，该74HC161 输出端立即变为零。左边的 74HC161 为第二级，在第一级反馈清零的同时，也给了第二级 74HC161 的 CLK 端一
8、个脉冲信号，第二级就计一次数，当第二级的 74HC161的 Q3Q2Q1Q0=0110 时，通过反馈清零，第二级的 74HC161 输出端立即变为零。这样，通过两个 74HC161 级联就构成了一个 60 进制计数器。5D03Q014D14Q113D25Q212D36Q311RCO15ENP7ENT10CLK2LOAD9MR174HC16112374LS00D03Q014D14Q113D25Q212D36Q311RCO15ENP7ENT10CLK2LOAD9MR174HC16145674LS00图 3.4 由 74HC161 构成的 60 进制递增计数器电路图3.43.4 由由 74HC161
9、74HC161 构成的构成的 2424 进制递增计数器进制递增计数器由 74HC161 构成的 24 进制递增计数器电路如图 3.5 所示。它是由两个 74HC161 级联构成的，右边的 74HC161 为第一级，脉冲信号从该 74HC161 的 CLK 端输入，该74HC161 就对输入的脉冲信号进行加计数，由于 24 进制第一级清零不同于 60 进制那么简单，60 进制只需在 Q3Q2Q1Q0=1010 时反馈清零，而 24 进制有两种情况都需清零。第一种和 60 进制一样，在 Q3Q2Q1Q0=1010 时反馈清零；第二种则较为复杂一些，这种情况需要和第二级（左边的 74HC161）联合
10、起来清零，当第一级的 Q3Q2Q1Q0=0100 且第二级的 Q3Q2Q1Q0=0011 时，它们共同给第一级的 74HC161 一个清零信号，此时第一级的74HC161 输出端立即变为零。在第一级 Q3Q2Q1Q0=1010 时反馈清零的同时，也给了第二级 74HC161 的 CLK 端一个脉冲信号，第二级就计一次数，当第二级的 74HC161 的Q3Q2Q1Q0=0011 时，通过反馈清零，第二级的 74HC161 输出端立即变为零。这样，通过6两个 74HC161 级联就构成了一个 24 进制计数器。D03Q014D14Q113D25Q212D36Q311RCO15ENP7ENT10CL
11、K2LOAD9MR174HC161D03Q014D14Q113D25Q212D36Q311RCO15ENP7ENT10CLK2LOAD9MR174HC16112374LS0045674LS00AND图 3.5 由 74HC161 构成的 24 进制递增计数器电路图3.53.5 由由 74HC16174HC161 及数码显示管构成的时钟计数显示电路及数码显示管构成的时钟计数显示电路由 74HC161 及数码显示管构成的时钟计数显示电路如图 3.6 所示。它是由 3 部分组成的，第一、二部分都是为 60 进制的计数器及数码管组成的，第三部分是由 24 进制的计数器和数码管组成的。第一部分为秒计数部
12、分（最下面 2 个 74HC161 及对应的数码管） ，第二部分为分计数部分（最中间 2 个 74HC161 及对应的数码管） ，第三部分为时计数部分（最上面 2 个 74HC161 及对应的数码管） 。这三部分之间是通过级联起来的，当第一部分计数到 60 的同时会产生一个“进位信号” ，将这个“进位信号”输送到第二部分，第二部分就计数一次，这样，第一部分每计数 60 次，第二部分就计数一次，这就完成了秒与分之间的级联。第二部分与第三部分的级联是：当第二部分计数到 60 的同时同样也会产生一个“进位信号” ，会将这个“进位信号”输送到第三部分，第三部分就计数一次，这样，第二部分每计数 60 次
13、，第三部分就计数一次，这就完成了分与时之间的级联。这样一来，就完成了整个时、分、秒的级联，再加上各个计数7器所对应的数码管，共同构成了时钟的计数显示部分。D03Q014D14Q113D25Q212D36Q311RCO15ENP7ENT10CLK2LOAD9MR174HC16112374LS00D03Q014D14Q113D25Q212D36Q311RCO15ENP7ENT10CLK2LOAD9MR174HC161D03Q014D14Q113D25Q212D36Q311RCO15ENP7ENT10CLK2LOAD9MR174HC161D03Q014D14Q113D25Q212D36Q311RCO
14、15ENP7ENT10CLK2LOAD9MR174HC161D03Q014D14Q113D25Q212D36Q311RCO15ENP7ENT10CLK2LOAD9MR174HC161D03Q014D14Q113D25Q212D36Q311RCO15ENP7ENT10CLK2LOAD9MR174HC16145674LS00109874LS0013121174LS0012374LS0045674LS00AND图 3.6 由 74HC161 及数码显示管构成的时钟计数显示电路图84 4 器件介绍和选择器件介绍和选择4.14.1 555555 定时器定时器555 定时器是一种应用极为广泛的中规模集成电
15、路。该电路使用灵活、方便，只需外接少量的阻容元件就可以构成单稳、多谐和施密特触发器。因而广泛用于信号的产生、变换、控制与检测。目前生产的定时器有双极型和 CMOS 两种类型，其型号分别有 NE555（或5G555）和 C7555 等多种。它们的结构及工作原理基本相同。通常，双极型定时器具有较大的驱动能力，而 CMOS 定时电路具有低功耗输入阻抗高等优点。555 定时器工作的电源电压很宽，并可承受较大的负载电流。双极型定时器电源电电压范围为 516V，最大负载电流可达 200mA；CMOS 定时器电源电压范围为 516V，最大负载电流在 4mA 以下。图 4.1 555 定时器原理图9R4DC7
16、Q3GND1VCC8TR2TH6CV5555图 4.2 555 定时器引脚图555 定时器内部结构的简化原理图如图 4.1 所示，引脚图如图 4.2 所示。它由 3 个阻值为 5k 的电阻组成的分压器、两个比较器和、基本 RS 触发器、放电 BJT T1C2C以及缓冲器组成。定时器的主要功能取决于比较器，比较器的输出控制 RS 触发器和放电 BJT T 的状态。图中为复位输入端，当为低电平时，不管其他输入端的状态如何，输出DRDR为低电平。因此在正常工作时，应将其接高电平。OV表 4.1 555 定时器功能表复位（）DR阈值输入（）1IV触发输入（）2IV输出（）OV放电管（T）0 0导通123CCV3CCV 1截止10123CCV3CCV 0导通123CCV3CCV 不变不变4.24.2 74HC16174HC161 的功能的功能74HC161 是 4 位二进制同步加计数器。图 4.3 是它的逻辑电路图，其中 RD是异步清零端，LD是预置数控制端，A、B、C、D 是预
