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1、 | 课程设计报告 1 课程设计报告课程设计报告 设计题目：设计题目： 多功能数字电子钟 所属院系：所属院系： 计算机与控制工程学院 专专 业：业： 软件工程 班班 级：级：133-1 小组成员：小组成员：刘壮 谢磊 张慧慧 指导教师：指导教师： 沈春华 | 课程设计报告 2 一一 设计要求设计要求 1. 进行正常的时、分、秒计时功能，二十四小时制计时 2. 由数码管显示 24h、60min、60s 3. 设置时间 4. 整点报时 5. 闹钟功能 二二 设计实现功能设计实现功能 该数字电子钟能够实现时、分、秒计时功能；校准时和分的功能；校准时间时秒清零的功能；整点报时的功能； | 课程设计报告
2、 3 三三 各个设计模块描述各个设计模块描述 （一）（一） 计时模块计时模块 1. 秒计数是由一个六十进制的计数器构成，生成元器件如下秒计数是由一个六十进制的计数器构成，生成元器件如下Clk：驱动秒计时器的时钟信号：驱动秒计时器的时钟信号 Clr：校准时间时清零的输入端：校准时间时清零的输入端 En：使能端：使能端 Sec030 sec130：秒的高位显示，低位显示：秒的高位显示，低位显示 Co：进位输出端，作为分的：进位输出端，作为分的 clk 输入输入 代码如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_u
3、nsigned.all; entity second is port (clk,clr,en:in std_logic; sec0,sec1:out std_logic_vector(3 downto 0); co:out std_logic); end second; architecture sec of second is SIGNAL cnt1,cnt0:std_logic_vector(3 downto 0); begin process(clk) begin if(clr=0)then cnt0doutdoutdoutdoutyyyyyyyyyyyyyyyyyyyy=“100000
4、0“; end case; end process; end beha; 仿真图如下： | 课程设计报告 18 （五）分频模块（五）分频模块 分频器生成的元器件如下：分频器生成的元器件如下： Clk：时钟输入：时钟输入 Clk512:512hz 给响铃模块给响铃模块 Clk1：1hz 输出给秒计数器输出给秒计数器 Clk16:16hz 输出给按键选择器输出给按键选择器 Clk256:256hz 输出给按键抖动输出给按键抖动 代码如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; enti
5、ty fenpin is port(clk:in std_logic; - q:out std_logic_vector(9 downto 0); clk512,clk4,clk1,clk16,clk256:out std_logic); end fenpin; architecture behave of fenpin is signal y:std_logic_vector(9 downto 0); begin process(clk) begin if(clk=1)then if(y=“1111111111“)then y=“0000000000“; | 闹钟模块 19 clk512=y
6、(0); clk256=y(1); clk16=y(5); clk4=y(7); clk1=y(9); else y=y+1; clk512=y(0); clk256=y(1); clk16=y(5); clk4=y(7); clk1=y(9); end if; end if; end process; end behave; 仿真图如下： 闹钟模块闹钟模块 1. 比较器，比较当时显示时间与设置的闹钟时间是否相等，如相等，比较器，比较当时显示时间与设置的闹钟时间是否相等，如相等，输出信号给蜂鸣器。生成元器件如下：输出信号给蜂鸣器。生成元器件如下： clkclk1h030h130h230h330
7、s030s130s230s330ybijiao2inst6| 闹钟模块 20 Clk clk1：使能输入：使能输入 H030 h130:闹钟设置时间的分输入闹钟设置时间的分输入 H330 h230:闹钟设置时间的时输入闹钟设置时间的时输入 S030 s130：现在时间的分的输入：现在时间的分的输入 S230 s330:现在时间的时的输入现在时间的时的输入 Y:输出信号给蜂鸣器输出信号给蜂鸣器 代码如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity bijiao2 is po
8、rt (clk,clk1:in std_logic; h0,h1,h2,h3,s0,s1,s2,s3:in std_logic_vector(3 downto 0); y:out std_logic); end bijiao2; architecture min of bijiao2 is signal c:std_logic; begin process(clk,clk1,h0,h1,h2,h3,s0,s1,s2,s3) begin if(clkevent and clk=1)then if h0(0)=s0(0)and h0(1)=s0(1)and h0(2)=s0(2)and h0(3)
9、=s0(3) and h1(0)=s1(0)and h1(1)=s1(1)and h1(2)=s1(2)and h1(3)=s1(3) and h2(0)=s2(0)and h2(1)=s2(1)and h2(2)=s2(2)and h2(3)=s2(3) and h3(0)=s3(0)and h3(1)=s3(1)and h3(2)=s3(2)and h3(3)=s3(3) then y=clk1; end if; end if; end process; end min; | 整体电路图如下 21 四四 整体电路图如下整体电路图如下 五五 心得和体会心得和体会 通过这次课程设计， 我们对 VHDL 语言有了更深的掌握， 对 EDA 有了进一步的了解， 也学到了很多有用的知识，相信在以后的就业道路上，能助我们一臂之力； 在工程实训的这几天内，我们团队真正体会到合作的精神，当每个模块，每个程序编 译成功，仿真成功时，感觉特别开心，一起分享喜悦；当一遍一遍找错误，改错误的 过程中，也学到了不少方法和知识，以至于当以后遇到知识上的错误时，不会手忙脚 乱，不知如何着手；当每个功能实现时，就感觉离成功近了一步，也给了我们信心继 续下去；工程实训不仅锻炼了我们的操作能力，也开拓我们的思维，认识到团队合作 的能力是强大的。
