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1、7.2 随机存取存储器（RAM）7.2.1 静态随机存取存储器(SRAM)7.2.2 同步静态随机存取存储器（SSRAM）7.2.4 存储器容量的扩展7.2.3 动态随机存取存储器7.2 随机存取存储器（RAM）7.2.1 静态随机存取存储器(SRAM) 1 SRAM 的本结构CE OE WE =1xx 高阻CE OE WE =00X输入CE OE WE =010输出CE OE WE =011高阻SRAM 的工作模式工作模式 CE WE OE I /O0 I /Om -1 保持(微功耗) 1 X X 高阻 读 0 1 0 数据输出 写 0 0 X 数据输入 输出无效 0 1 1 高阻 2. R
2、AM存储单元 静态SRAM(Static RAM)双稳态存储单元 电路列存储单元公用的门控制管，与读写控制电路相接Yi 1时导通本单元门控制管:控 制锁存器与位线的 接通。Xi =1时导通来自列地址译码 器的输出来自行地址译码 器的输出1. RAM存储单元 静态SRAM(Static RAM)T5、T6导通T7 、T8均导通Xi =1Yj =1锁存器的输出与数据线接通，该单元通过数据线读取数据。锁存器与位线接通（a）（b） 3.SRAM的读写操作及时序图读操作时序图3.SRAM的写操作及时序图写操作时序图7.2.2 同步静态随机存取存储器（SSRAM）SSRAM是一种高速RAM。与SRAM不同
3、, SSRAM的读写 操作是在时钟脉冲节拍控制下完成的。寄存地址线上的地址寄存要写入的 数据ADV=0:普通模式读写 ADV=1:丛发模式读写=0:写操作=1:读操作 寄存各种使能控制信号，生成最终的 内部读写控制信号；2位二进制计数器 , 处理A1A0ADV=0:普通模式读写片 选 无 效=0:写操作WE=1:读操作WE普通模式读写模式:在每个时钟有效沿锁存输入信号,在一 个时钟周期内,由内部电路完成数据的读(写)操作。读A1 地址 单元 数据I/O输 出A1 数据; 开始 读A2 数据I/O输 出A2 数据; 开始 读A3 数据I/O输 出A6 数据; 开始 读A7 数据开始 读A4 地址
4、 单元 数据I/O输 入A5 数据; 开始 写A6 数据I/O输 出A4 数据; 开始 写A5 数据,读A2 地址 单元 数据丛发 模式 读 A2+1 中的 数据丛发 模式 读 A2+2 中的 数据丛发 模式 读 A2+3 中的 数据丛发 模式 重新 读A2 中的 数据ADV=1:丛发模式读写 丛发模式读写模式：在有新地址输入后,自动产生后续地址进行读写操作,地址总线让出读A1 地址 单元 数据丛发 模式 读 A1+1 中的 数据丛发 模式 读 A1+2 中的 数据在由SSRAM构成的计算机系统中，由于在时钟有效沿到来时，地址、数据、控制等信号被锁存到SSRAM内部的寄存器中，因此读写过程的延
5、时等待均在时钟作用下，由SSRAM内部控制完成。此时，系统中的微处理器在读写SSRAM的同时，可以处理其他任务，从而提高了整个系统的工作速度。 SSRAM的使用特点：1、动态存储单元及基本操作原理T 存储单元写操作:X=1 =0T导通，电容器C与位线B连通 输入缓冲器被选通 ，数据DI经缓冲器和位线写入存储单 元 如果DI为1，则向 电容器充电，C存 1;反之电容器放电 ,C存0 。-刷新R行选线X读/写输出缓冲器/ 灵敏放大器刷新缓冲器输入缓冲器位 线 B7.2.3 动态随机存取存储器读操作:X=1 =1T导通，电容器C与位线B连通 输出缓冲器/灵敏放大器 被选通，C中存储的数据 通过位线和
6、缓冲器输出 T /刷新R行选线X 输出缓冲器/ 灵敏放大器刷新缓冲器输入缓冲器位 线 B每次读出后，必须及时 对读出单元刷新，即此 时刷新控制R也为高电平 ，则读出的数据又经刷 新缓冲器和位线对电容 器C进行刷新。7.2.4 存储器容量的扩展位扩展可以利用芯片的并联方式实现。CEA11A0WED0 D1 D2 D3WECEA0A11 4K4位 I/O0 I/O1 I/O2 I/O3D12 D13 D14 D15CEA0A114K4位 I/O0 I/O1 I/O2 I/O3WE1. 字长（位数）的扩展-用4KX4位的芯片组成4KX16位 的存储系统。7.2.4 RAM存储容量的扩展2. 字数的扩
7、展用用8KX8位的芯片组成32KX8位的存储系统。RAM1D0D7A0A12CE1芯片数=4RAM1D0D7A0A12CE1RAM1D0D7A0A12CE1RAM1D0D7A0A12CE1系统地址线数=15系统:A0 A14 A13 A14?2000H 2001H 2002H 3FFFH 4000H 400H 4002H 5FFFH 6000H 6001H 6002H 7FFFH 0000H 0001H 0002H 1FFFH芯片:A0 A12 32K8位存储器系统的地址分配表各 RAM 芯片译码器 有效输 出端扩展的地 址输入端 A14 A138K8位RAM芯片地址输入端A12 A11 A1
8、0 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0对应的十 六进制地 址码0 00 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 10000H 0001H 0002H 1FFFH0 10 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 12000H 2001H 2002H 3FFF
9、H 1 00 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 14000H 400H 4002H 5FFFH Y0Y1Y2Y31 10 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 16000H 6001H 6002H 7FFFH 字数的扩展可以利用外加译码器控制存储器芯片的片选输入 端来实现。 作业7.1.27.1.47.2.5
