《数模混合信号电路设计_第三讲_verilog基本概念和仿真工具使用_2013》由会员分享，可在线阅读，更多相关《数模混合信号电路设计_第三讲_verilog基本概念和仿真工具使用_2013（43页珍藏版）》请在金锄头文库上搜索。
1、华侨大学IC设计中心数模混合信号集成电路设计第三讲 Verilog基本概念和仿真工具使用华侨大学电子与信息工程学院电子工程系杨骁 凌朝东华侨大学IC设计中心Ch.1概述2硬件描述语言HDLn硬件描述语言利用计算机的巨大能力对用 HDL建模的复杂数字逻辑进行仿真，然后再自动综合以生成符合要求且在电路结构上可 以实现的数字逻辑网表（Netlist），根据网表和某种工艺的器件自动生成具体电路然后生 成该工艺条件下这种具体电路的延时模型。 仿真验证无误后用于制造ASIC芯片或写入 CPLD和FPGA器件中。华侨大学IC设计中心Ch.1概述3Verilog HDLnVerilog HDL是硬件描述语言的
2、一种，用于数 字电子系统设计。设计者可用它进行各种级别 的逻辑设计，可用它进行数字逻辑系统的仿真 验证、时序分析、逻辑综合。它是目前应用最 广泛的一种硬件描述语言。nVerilog HDL语言于1990年被推向公众领域 ， 于1995年成为IEEE标准，称为IEEE Std 1364 1995。Verilog HDL在2001年做了一次重要 更新，对IEEE Std 13641995进行了诸多改进 ，该版本称为 Verilog 2001。华侨大学IC设计中心Ch.1概述4Verilog基本概念n模块 module( )module是层 次化设计的基 本构件逻辑描述放在 module内部n模块由
3、关键词：module 模块名， endmodule构成华侨大学IC设计中心Ch.1概述5Verilog 基本概念n模块的结构由在module和endmodule 关 键词之间的四个主要部分组成： 1、端口定义端口定义 2 2、端口声明、端口声明 3 3、内部信号声明、内部信号声明 4 4、功能定义、功能定义华侨大学IC设计中心Ch.1概述6Verilog 基本概念端口在模块名 字后的括号中 列出端口可以说明为 input, output及 inout端口等价于硬 件的引脚(pin)n注意模块的名称DFF，端口列表及说明n模块通过端口与外部通信华侨大学IC设计中心Ch.1概述7Verilog 基
4、本概念n模块的端口定义nmodule 模块名(口1，口2，口3，口4, );n n端口声明端口声明n n输入端口：输入端口：inputinput 信号位宽信号位宽1 1：0 0 端口名端口名1 1；inputinput 信号位宽信号位宽1 1：0 0 端口名端口名2 2；输出端口：输出端口：outputoutput 信号位宽信号位宽1 1：0 0 端口名端口名1 1 ；outputoutput 信号位宽信号位宽1 1：0 0 端口名端口名2 2 ；输入出端口：输入出端口：inoutinout 信号位宽信号位宽1 1：0 0 端口名端口名1 1 ； inoutinout 信号位宽信号位宽1 1：
5、0 0 端口名端口名2 2 ；华侨大学IC设计中心Ch.1概述8Verilog 基本概念n端口说明也可以写在端口声明语句里。 其格式如下： module module_name(input port1,input port2,output port1,output port2 );华侨大学IC设计中心Ch.1概述9Verilog 基本概念n n内部信号声明：内部信号声明：在模块内用到的和与端在模块内用到的和与端 口有关的口有关的wire wire 和和 regreg 变量的声明。变量的声明。n n如：如： regreg width-1 : 0 Rwidth-1 : 0 R变量变量1 1，R R
6、变量变量2 2 ；wire wire width-1 : 0 Wwidth-1 : 0 W变量变量1 1，WW变量变量2 2 ；华侨大学IC设计中心Ch.1概述10Verilog主要有两类数据类型：wire（线网） :线网类型主要表示Verilog HDL 中结构化元件之间的物理连线，其数值由驱 动元件决定。如果没有驱动元件接到线网上 ，则其默认值为高阻z。VerilogVerilog程序模块中输程序模块中输 入输出信号类型缺省时自动定义为入输出信号类型缺省时自动定义为wirewire型型 register （寄存器） ：寄存器类型主要表示数据 的存储单元，其默认值为不定x，寄存器只能 在al
7、ways语句和initial语句中赋值 。二者最大 的区别在于：寄存器类型数据保持最后一次 的赋值，而线网类型数据则需要持续的驱动 。华侨大学IC设计中心Ch.1概述11Verilog 基本概念n n功能定义功能定义: :模块中最重要的部分是逻辑功能定模块中最重要的部分是逻辑功能定 义部分。有三种方法可在模块中产生逻辑。义部分。有三种方法可在模块中产生逻辑。n n用用 assign assign 语句（数据流描述）：语句（数据流描述）：assignassign a = b a = b n n- - 用实例元件（结构化描述）：用实例元件（结构化描述）：and2 and2 and_instand_
8、inst ( q, a, b); ( q, a, b);n n- - 用用 “ “always” always” 块（行为描述）：块（行为描述）：alwaysalways ( (posedgeposedge clkclk or or posedgeposedge clrclr) )begin begin if ( if (clrclr) q);n例如：$monitor($time, o, in1, in2); $monitor($time, , out, , a, , b, , sel); $monitor($time, “%b %h %d %o”, sig1, sig2, sig3, sig
9、4);Verilog提供了一些系统任务和系统函数，包括：华侨大学IC设计中心Ch.1概述28完整的Test Benchmodule testbench;reg a, b, sel;wire out;MUX2_1 mux (out, a, b, sel); initial begina = 0; b = 1; sel = 0;#5 b = 0; #5 b = 1; sel = 1;#5 a = 1;/#5 $finish;end Initial$monitor($time,“ out=%b a=%b b=%b sel=%b“, out, a, b, sel); endmodule0 out= 0
10、 a= 0 b= 1 sel= 0 5 out= 0 a= 0 b= 0 sel= 0 10 out= 1 a= 0 b= 1 sel= 1 15 out= 1 a= 1 b= 1 sel= 1结果输出华侨大学IC设计中心Ch.1概述29ModelSim 仿真工具n由Mentor技术公司开发n工业上最通用的仿真器之一n可在Verilog 和 VHDL仿真nOEM版本允许Verilog仿真 或者 VHDL 仿真华侨大学IC设计中心Ch.1概述30Model 技术公司的 ModelSimmain主窗口:structure结构窗口process处理窗口:SignalnAst=30;nFst=60/4000;nz,p,k = cheby2(4,30,60/4000,high)
