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1、第二章 逻辑代数与逻辑函数2.1 基本逻辑运算2.2 常用复合逻辑2.3 正负逻辑2.4 集成逻辑门2.1 基本逻辑运算 逻辑变量 可能性：非“真”即“假” 逻辑常量 “真” 1；“假” 0 逻辑函数 输出变量 输入变量2.1.1 与逻辑（与运算、逻辑乘）A : 闭合与否 B : 闭合与否 F : 亮与否(a) (b) 真值表 A BFA BF 假 假 假 真 真 假 真 真假 假 假 真0 0 0 1 1 0 1 10 0 0 1AFBE2.1.1 与逻辑（与运算、逻辑乘） 基本运算规则 00=0 01=0 10=0 11=10A=0 1A=A AA=A (A为任意逻辑变量)( a )FAB
2、(b )FA B(c ) UOH和UOL的差值愈大，电路可靠性越高。2.3 正负逻辑2.3.2 逻辑运算的优先级别 逻辑运算的先后顺序 首先进行级别高的逻辑运算 尽量使用括号避免混乱加 同或异或 乘 括号长非号 2.3.3 逻辑运算的完备性 完备集的定义 可以组合构成所有逻辑函数的逻辑 完备集的例子 “与”、“或”、“非” 不便于制造 “与非” “或非” “与或非”2.4 集 成 逻 辑 门 集成电路 把若干个器件及其连线，按照一定的功能要求 ，制做在同一块半导体基片上的产品。 数字集成电路（逻辑集成电路） 完成逻辑功能或数字功能的集成电路。 集成逻辑门 最简单的数字集成电路。2.4.1 TT
3、L与非门电路原理图UCC5 Vb1V23 kc1e1 e2e3AB CV1750R2R4 3 k360100R5V3V4V5FUO(a)c2R1R3输入有低电平0.3V时， V1发射结导通，Vb1为1V， 使得V2与V5也截止，V3、V4 管导通，输出高电平。输入端全为高电 平时，V1发射结 截止，V1集电结 、V2和V5管的发 射结正向偏置而 导通，致使V3管 微导通，V4管截 止,最终输出端 为低电平。CABF =1、工作原理输入级，实 现与运算中间级 ，控制 V4和V5输出级，实 现非运算R1bU CCe1e2e3cA B CR 1VD1VD 2VD 3e1e 2e3cABCVD 4P1
4、bUCC(b )多射体晶体管等效图2、主要参数 输出高电平UOH 至少一个输入端接低电平时，输出的电压 2.43.6V，标准输出高电平3.0V (UIH=3.0V) 输出低电平UOL 所有输入端接高电平时，输出的电压 00.5V，标准输出低电平0.3V (UIL=0.3V) 开门电平UON 保证与非门输出标准低电平时，允许输入的高电 平的最小值 1.41.8V 关门电平UOFF 保证与非门输出标准高电平的90%(2.7 V)时，允 许输入的低电平的最大值 0.81 V 高电平噪声容限(高电平干扰容限)UNH 在保证与非门输出低电平的前提条件下， 允许 叠加在输入高电平上的最大负向干扰电压； U
5、NH=UIH-UON=3-1.8=1.2V。 高电平噪声容限(低电平干扰容限)UNL 保证与非门输出高电平的前提下，允许叠加在输 入低电平上的最大正向干扰电压； UNL=UOFF-UIL=0.8-0.3=0.5V。 导通延迟时间tpHL 从输入端接入高电平 开始，到输出端输出 低电平为止，所经历 的时间； 截止延迟时间tpLH 从输入端接入低电平 开始，到输出端输出 高电平为止，所经历 的时间 平均传输延迟时间tpdTTL与非门的延迟时间 UIUOAAtpHLBBtpLH)(21 pLHpHLpdttt+=n 扇入系数NI扇入系数是门电路的输入端数。一般NI5，最多不超过8。当需要的输入端数超
6、过NI时，可以用与扩展器来实现。n 扇出系数NO在保证门电路输出正确的逻辑电平和不出现过功耗的前提下，其输出端允许连接的同类门的输入端数。一般NO8，NO越大，表明门的负载能力越强。 2.4.2 OC门和三态门 一般的TTL门 不能把两个或两个以上的TTL门电路的输出端直 接并接在一起 产生的大电流会导致门电路因功耗过大而损坏; 不能输出正确的逻辑电平，从而造成逻辑混乱。 OC门和三态门 允许输出端直接并接在一起的两种TTL门。1、OC门（集电极开路门）电路原理图常用符号国际符号ABFABF&(b) (c) F ABV1 V5V2R3R2R1(a) UccRc接上外拉电阻 后就是与非门OC门
7、线与OC门并联电路等效逻辑电路(b)BADCFF1F2&(a)&A BC D门2门1 F1F2线与FRCICC2 、三态门(TS门或TSL门)(a)电路原理图(b)我国常用符号(d)国家标准符号(c)常外流行符号AFUCC 5 VV4V5V3V2V1 B3 kR2R5R4UOR1b1 e1 e2R6G3 kR3 360750100V6VD(a)(c)(d)(b)FBAGFA B GFA B ENGG=0，选通状态 G=1，高阻状态 G = 0 正常的与非门 G = 1 禁止状态 输出端相当于悬空 三态门与负载之间无信号联系 注意 禁止状态不是逻辑状态 三态门不是三值逻辑门G A BF1 X X
8、 0 0 0 0 0 1 0 1 0 0 1 1高阻 1 1 1 03、 三态门和OC门的性能比较n 三态门的开关速度比OC门快。n 允许接到总线上的三态门的个数，原则上不受 限制，但允许接到总线上的OC门的个数受到上 拉电阻取值条件的限制。 n OC门可以实现“线与”逻辑，而三态门则不能 。2.4.3 MOS集成逻辑门 MOS逻辑门 用绝缘栅场效应管制作的逻辑门。 PMOS逻辑电路 用P沟道MOS管制作； 由于工作速度低，不便和TTL电路连接。 NMOS逻辑电路 用N沟道MOS管制作； 其工作速度高，便于和TTL电路连接。但不适宜制作通用 型逻辑集成电路。 CMOS逻辑电路 用P沟道和N沟道
9、两种MOS管构成的互补电路制作的； 工作速度高，功耗小，便于和TTL电路连接，适用面广。1、 CMOS反相门(CMOS非门)CMOS门反相器电路 UDDUOUIV2(P沟道)V1(N沟道) G1G2S2S1当UI=UIL=0V时，UGS1=0UTN，故V1导通。此时UGS2=0UTP，因此V2截止。所以，UO=UOL0，即输出低电平。2、CMOS与非门CMOS与非门电路UDDFV3(P)ABV4(P)V2(N)V1(N)当两个输入端A、B均输入高电平时，V1和V2的“栅-衬”间的电压均为UDD，其值大于UTN，故V1和V2均产生沟道而导通。而V3和V4的“栅 - 衬”间的电压均为0，其值大于U
10、TP，故V3和V4均不产生沟道而截止，因而F端的输出电压UO=UOL0 V。2、CMOS与非门CMOS与非门电路UDDFV3(P)ABV4(P)V2(N)V1(N)当两个输入端A和B中至少 有一个输入低电平(UIL=0)时 ，V1和V2中至少有一个不能产 生导电沟道，处于截止状态。 V3和V4中至少有一个产生沟道 ，处于导通状态。 所以此种 情况下，F端的输出电压 UO=UOHUDD。 因此F 和A、B之间是“与 非逻辑”关系。3. CMOS或非门当两个输入端A、B均输入低电平(UIL=0V)时，V1和V2均不开启，处于截止状态；V3和V4均被开启导通。故F端必定输出高 电平UOHUDD FV
11、1(N)BAV2(N)V3(P)V4(P)UDDCMOS或非门电路 3. CMOS或非门FV1(N)BAV2(N)V3(P)V4(P)UDDCMOS或非门电路 当两个输入端A、B中至少有一个为高电平时，V1和V2中至少有一个开启导通；V3和V4中至少有一个不产生沟道而截止。故F端必输出低电平UOL0。因此F 和A、B之间是“或非逻辑”关系。4. CMOS传输门CCV2V1UI / UOUO / UIUDD当C = UDD, C=0V时，V1的UGB1=UDDUTN,故V1导通； V2的UGB2=-UDD UTP，故V2也不能产生导电沟道。所以， 在这种情况下，输入端与输出端之间呈现高阻抗状态，
12、 相当于开关断开。 CMOS传输门5. CMOS三态非门FV2(N)V4(P)UDD1GAV3(P)V1(N)CMOS三态非门电路 当G=1时，V1和V4均不产生导电沟道，不论A为何值，F端均处于高阻态。 当G=0时，V1和V4均产生导电沟道，处于导通状态。此时若把V1和V4近似用短路线代替，则该电路就反相器一样，完成非运算F=A。 CMOS逻辑电路的特点 工作速度比TTL稍低 扇出系数NO大 静态功耗小 集成度高 电源电压允许范围大， 约为3-20 V 输出高低电平摆幅大 抗干扰能力强 温度稳定性好 抗辐射能力强 电路结构简单，成本低2.4.4 集成逻辑门使用中的实际问题 多余输入端的处理 不允许其输入端悬空 或门及或非门 多余输入端接低电平 与或非门 多余输入端接高电平 接口电路 TTL CMOS接口 CMOS TTL接口 TTL，CMOS 大电流负载的接口
