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1、发表于 2008-01-07 21:35 1# Ku波段低相噪频率源的研制1 引 言随着电子技术的飞速发展，目前的电子产品特别是军用产品的工作频段大量 地由射频转向微波， Ku、K波段的振荡器、频率合成器、低噪声放大器 等已 经十分常见。作为各种电子系统核心部件的频率合成器( 简称频综 ) ，虽然有 着 70 多年的发展历史， 其理论基础可谓相当完善， 但仍然受到实际应用的严 峻考验。目前的频率合成器正朝着模块化、小型化、低功耗、高频谱纯度和 多点快速捷变的方向发展。本文研究的频率合成器是工作在11.8 GHz上的一个点频源，其各项技术指标 要求如下：输入频率：10 MHz; 输入功率： 0
2、dBm; 输出频率： 11.8 GHz;输出功率：7 dBm; 杂波抑制： 65 dBc; 谐波抑制： 40 dBc。相位噪声如表1 所示。该项目的难点在于：在低参考输入频率(fref=10 MHz)的情况下，输出高达 11.8 GHz 的点频信号，并且要同时满足10 Hz1 MHz频偏范围内比较苛刻 的相位噪声指标。本文接下来将以大量的篇幅讨论所选方案的可行性，并且 介绍一种 Hittite公司的模拟鉴相器HMC440 ，该芯片不同于其他数字PLL芯 片之处在他具有极低的相位噪声基底。HMC440 的运用也是该低相噪频率源各 项指标得以实现的保证。2 系统的可行性方案论证2.1 相位噪声的基
3、本概念相位噪声是所有频率源都非常关心的一个霞要指标，也是本项目的重点和难 点所在。相位噪声指的足 ( 正弦) 信号的短期频率稳定度，即振荡器在整个规 定的时间范围内产生相同频率的一种度量。一般使用单边带相位噪声L(fm) 来定量的表示，其定义为：偏离载波功率fm(Hz) 处，在 1 Hz 带宽内一个相 位调制边带的功率PSSB 与总的载波功率 PS之比，即：L(fm) 通常用相对于载波1 Hz 带宽的对数表示，单位为dBc/Hz。2.2 方案论证输入参考晶振频率10 MHz ，输出频率 11.8 GHz，倍频恶化达到了，如果采用阶跃二极管直接倍频的方案，则根据倍频恶化的理论计算，要求 恒温晶振
4、 (OCXO) 在频偏 1 MHz处的相噪指标至少有 171 dBc/Hz，这是不现 实的，因此我们必须考虑使用锁相环。根据锁相环的相关理论可知，在不考 虑 PLL芯片底噪的情况下，输出频率的近端相噪主要由参考晶振决定，而远 端相噪由 VCO 决定， VCO 的远端相噪一般很好，这样就可以弥补直接倍频方 案带来的远端相噪差的缺点，实现从频偏10 Hz 到 1 MHz范围内的低相噪输 出。2.3 相噪估算根据经典的锁相环理论，我们可以对相位噪声进行一个预先的估计。锁相环 的噪声源主要来自于晶体振荡器、鉴相器、N分频器和 R分频器以及 VCO 。假 设锁相环芯片的底噪对相位噪声的影响起主导作用，环
5、路带宽内最差点的相 噪可以用下面的公式进行估算：相位噪声 ( 带内)=(1 Hz 规一化的噪声基底 )+10log( 鉴相频率 )+20log(N/R) 对于一般的锁相环芯片，鉴相器、N分频器和 R分频器都集中在其内部，我 们只需要根据芯片资料上提供的1 Hz规一化噪声基底就可以定量地分析他们 对带内相噪的贡献。为了获得最佳的相噪指标，我们希望芯片的噪声基底越 小越好。表 2 是常用的几种 PLL芯片的 1 Hz 标准的相噪基底。从以上典型数据可以看出， 模拟鉴频鉴相器HMC4 的相噪基底较其他数字锁相 环都好，而且最适合于点频应用，因此我们决定选用他。为了进一步减小鉴相器对相噪的影响，我们决
6、定将鉴相频率提高到50 MHz ， 这就需要将 OCXO 的 10MHz信号进行 5 次倍频并窄带滤波之后输入鉴相器。另外考虑到 HMC440 的最高 VCO 输入频率只能到 2 800 MHz ， 所以必须让 11.8 GHz 分频之后进入鉴相器。然而11.8 GHz频率又比较特殊，无法合理的分频使之 与 50 MHz 进行鉴相，在反复推敲后我们决定将11.8 GHz拆成 5 GHz和 6.8 GHz 两个频率，分别进行锁相，然后上混频得到所需的频率。至此，两个锁相环 PLL1(5 GHz)和 PLL2(6.8 GHz) 的带内相噪可以进行较精确的估算：(1) 鉴相器的底噪占主导时根据噪声叠
7、加原理， 混频之后的相噪会比单环差， 但不会比最差的环恶化6 dB 以上。可见，在选用了 HMC440 这种具有超低相噪基底的PLL芯片之后，最终 输出的近端相噪将取决于晶振，使用进口的高质量的恒温晶振可以满足系统 的要求。3 HMC440 简介HMC440 是美国 Hittite公司的一款具有超低相位噪声基底的鉴频鉴相器，其 特点是鉴相频率高，噪声基底非常低，内部集成数控程序分频器，是近代低 相噪锁相频率源的关键部件之一。该器件在要求超低相位噪声的载波或本振 的地方，如： 卫星通信 系统、军事通讯系统、 Sonet 时钟发生系统等，有着 很好的应用前景。该芯片是浮地输出的模拟鉴相器，相应的环
8、路滤波器也是浮地的差模输入， 类似于比较经典的芯片Q3236 ，而不同于现在主流的电荷泵型鉴相器芯片。 其典型应用电路如图1 所示。环路滤波器是锁相环设计的关键，环路带宽的选取对相位噪声和鉴相杂散抑 制都有很大的影响。对于图2 所示的差分输入形式的环路滤波器，环路参数 的调整主要是靠 R1，C1和 R2 ，C2 。可以根据环路带宽n 和阻尼系数 来计算出环路滤波器各元件值。其中 Kd是鉴相器的鉴相灵敏度，这里HMC440 的 Kd是 0.286 V/rad ，K 是 VCO 的压控灵敏度 (rad/V) ，N是锁相环的倍频倍数。 阻尼系数 为兼顾滤波 器的过冲和衰减取0.7071 之间的一个值
9、即可。这样只要C2取定一个值， 就可以同时确定 R1，R2 。C1的引入主要为滤去鉴相器产生的谐波，其引入的极点应远离主极点，即 c=1/(R1C1)10n。 于是 C11/(10nR1)， 这样环路滤波器就完全确定了。在本次项目中，为了抑制VCO 的近端相噪，环路带宽必须选得较宽，一般取 300400 kHz 为宜。元件的取值为： R1=200 ，C1=470 pF，R2=430 ， C2=2 200 pF，可根据实际情况进行适当调整。4 硬件实现及实测数据为了最大限度地消除干扰，整个模块采用双面布局的方式，将射频部分置于 腔体的一面，电源部分置于另一面，中间用5 mm 厚的隔层隔开，需要连
10、线的 地方通过过孔穿线连接。因为频率较高，射频PCB全部采用 Rogers 4350 板 材，双面镀金。值得注意的是，HMC440 工作电流为 250 mA ，发热量大，其底 部有接地散热焊盘，必须通过过孔灌锡与PCB相连，并且保证 PCB与腔体紧 密接触以加强散热。电源部分可使用FR4普通玻纤板，但应考虑各个稳压集 成块的接地点，尽量消除50 Hz 的电源相关杂散，同时做好电源的滤波与去耦，这对提高杂散抑制、相位噪声指标以及消除放大器自激等都有好处。测试仪器使用 Agilent的频谱分析仪 E4440A ，可以对该模块的各项指标进行 综合测试。 10 MHz参考信号直接取自E4440A内部的高性能恒温晶体振荡器， 以下是实测数据：输出功率：7.4 dBm;杂波抑制： 68 dBc;谐波抑制： 45 dBc; 相位噪声如表 3 所示。5 结 语低相位噪声是频率合成技术所追求的最终目标之一，具有超低相位噪声基底 的模拟鉴频鉴相器件HMC440 的应用对提高 PLL的相噪水平起到了关键的作 用。总的说来，迄今为止频率合成技术已经相当成熟，要进一步提高指标只 有选用新型的器件，并在工艺与结构上综合进行考虑，提高整个模块的电磁 兼容特性。我们相信，随着电子技术的飞速发展，频率合成技术还会有更加 广阔的前景。
