第13章 算术库

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1、第13章 算术库 第13章 算术库 13.1 比较器模块 13.2 计数器模块 13.3 差分模块 13.4 除法模块 13.5 增益模块 13.6 递增递减模块 13.7 乘法累加模块 第13章 算术库 13.1 比较器模块比较器模块(Comparator Block)的功能是比较两个Simulink信号，而后返回一个标志位。此模块自动识别输入数据的类型(如有符号二进制数或无符号整数等)。表13-1给出了比较器模块的参数说明。图13-1是一个使用了比较器模块的设计实例。 第13章 算术库 表13-1 比较器模块参数说明名 称比较条件表达式说 明Operatora = = b , a = b

2、, a = b , a b表示在两个数据总线上需要完成的操 作方式第13章 算术库 图13-1 Comparator Block实例第13章 算术库 13.2 计数器模块计数器模块(Counter Block)是一个加减计数器，表13-2是此模块的参数表。第13章 算术库 表13-2 计数器模块参数说明名 称数值和选项说 明Bus typeSigned Integer, Signed Fractional Unsigned Integer设定用于计数器的总线的数据格 式number of bits. 151选择小数点左侧的计数位数 . number of bits051选择小数点右侧的位数，此

3、选择 中，如果不是选为有符号小数， 右侧的数应为0Count ModuloUser Defined设定计数周期，即设多少进制计 数方式第13章 算术库 13.3 差分模块差分模块(Differentiator Block) 是一个有符号整数差分器，此模块可用于DSP功能块中，如CIC滤波器。表13-3给出了此模块的参数说明。第13章 算术库 表13-3 差分模块参数说明名 称数 值说 明Number of Bits251设置二进制位数第13章 算术库 13.4 除 法 模 块除法模块(Divider Block)接受除数和被除数，然后计算出它们的商和余数。其中除数、被除数、商和余数 的数据位宽

4、类型是相同的。图13-2是一个使用了除法模块的设计实例。表13-4是此模块的参数表。第13章 算术库 图13-2 除法模块使用实例 第13章 算术库 表13-4 除法模块参数说明名 称数值和选项说 明Bus typeSigned Integer, Signed Fractional Unsigned Integer指定用于除法器的总线的位宽格 式number of bits. 151选择小数点左侧的位数 .number of bits051选择小数点右侧的位数只有选择 了有符号小数时才能作此选择PipelineOn或Off当选择“On”将增加一级流水线， 以增加数据的吞吐量第13章 算术库 1

5、3.5 增 益 模 块增益模块(Gain Block)的输出等于输入信号乘上一个给定的增益因子。对于引入的增益模块必须在增益参数表中设定一个数值，要求输入信号值与增益因子都必须是标量。注意：可以在Simulink环境设计中引入增益模块，但此模块只能用于仿真，SignalCompiler无法将其转化为VHDL。表13-5是此模块的参数表。 图13-3是一个使用了Gain 模块的实例。 第13章 算术库 表13-5 增益模块的参数说明 名 称数值与选项说 明Gain ValueUser Defined由用户设定增益值，数值类型是十 进制数，此数将对应总线的数据格 式Map Gain Value t

6、o Bus TypeSigned Integer Signed Fractional Unsigned Integer将设定的Gain Value转成格式与But 对应Gain Value number of bits. 151增益值选择小数点以左的位数，包 括增益值的符号位第13章 算术库 . Gain Value number of bits051增益值选择小数点以右的位数。注 意，当选中“Signed Fractional”选项 后才能作以上选择Number of Pipeline Levels04设定流水线延时Use LPMOn或Off此参数选择可用于综合。当打开 “Use LPM”选

7、项时，增益模块就被映 射于LPM库中的LPM_MULT功能块 ，于是VHDL综合器就能调用Altera 的LPM_MULT功能块了Use Control InputsOn或Off提示用户是否要使用另加的输入控 制信号(如时钟使能和复位信号等)。 注意，只有当设置“Number of Pipeline Levels”大于1时才能作此选 择第13章 算术库 名 称数值与选项说 明Clock Phase SelectionUser Defined相位选择。只有当“Number of Pipeline Levels”的设置大于1时才能有 此选项。这里所选的相位值以一个二 进制数来表达。二进制中的1表示

8、在 此相位中的模块被使能。 例如，二进制数： 1：表示模块始终使能，所有的数据 都可通过此模块 10：表示每隔一个相位模块被使能 一次，而只有此时数据才能被通过 0100：此模块在4个相位数中的第2 相位数输出时才被使能，并且只有在 此时数据才能通过。换句话说，在第 1、3、4位数出现时，数据无法通过 此模块第13章 算术库 图13-3 使用Gain 模块的电路第13章 算术库 13.6 递增递减模块递增递减模块(Increment Decrement Block)产生一个顺时计数序列，其输出可以是有符号整数、无符号整数、有符号二进制小数。对于所有的数据类型，计数 序列都是在最低位LSB递增或

9、递减1。表13-6就是这种模块的参数表。模块有一个时钟相位选择控制项，具 体说明如表13-6所述。第13章 算术库 表13-6 递增递减模块参数说明名 称数值与选项说 明Bus TypeSigned Integer Signed Fractional Unsigned Integer选择用于总线的数据格式(类型)number of bits. 151选择小数点以左的二进制数位，包括符 号位 . number of bits051选择小数点以右的二进制数位。注意， 这项选择只有选了“Signed Fractional”后 才存在第13章 算术库 DirectionIncrement or Dec

10、rement选择加法或减法计数Starting ValueUser Defined输入计数初始值Use Control InputsOn 或 Off选“On”表示使用另加的控制输入信号， 如时钟使能或复位等Clock Phase SelectionUser Defined相位选择只有当“Number of Pipeline Levels”的设置大于1时才能有此选项。 这里所选的相位值以一个二进制数来表 达。二进制中的1表示在此相位中的模 块被使能。此选项的功能示例可参考表 13-5第13章 算术库 图13-4是一个使用了递增递减模块的示例。图13-4 Increment or Decremen

11、t 应用实例第13章 算术库 13.7 乘法累加模块乘法累加模块 (Multiply Accumulate Block )是由一个乘法器和一个累加器构成的模块。其输入的数据类型可以是有符号整数、无符号整数、有符号二进制小数 。表13-7是此模块的参数表。第13章 算术库 表13-7 乘法累加模块参数说明名 称数值与选项说 明Bus TypeSigned Integer Signed Fractional Unsigned Integer选择用于总线的数据格式(类型)Input A number of bits. 151选择小数点以左的二进制数位，包括符 号位Input A . number o

12、f bits051选择小数点以右的二进制数位。注意， 这项选择只有在选了“Signed Fractional” 后才存在Input B number of bits. 151选择小数点以左的二进制数位，包括符 号位第13章 算术库 Input B . number of bits051选择小数点以右的二进制数位。注意 ，这项选择只有在选了“Signed Fractional”后才存在DirectionIncrement or Decrement选择加法或减法计数Output Result Bits151选择输出的位数Pipeline RegisterNone, Data Inputs Mult

13、iplier Output Data Inputs and Multiplier确定是否要将流水线方式加到数据的 输入端或/和乘法器的输出端，或两个 端口都不加第13章 算术库 Accumulator DirectionAdd, Subtract选择累加器对乘法器计算出的结果作加 法还是作减法运算Use Control InputsOn 或 Off选择是否使用其它控制信号Create Overflow Output PortOn 或 Off选择是否使用累加器的溢出端Use Dedicated CircuitryOn 或 Off如果目标器件是Stratix 系列器件，选 “On”表示将设计系统中

14、的功能块用 Stratix器件中的专用IP宏单元实现，但 若目标器件不是Stratix器件，则使用普 通的逻辑宏单元实现第13章 算术库 图13-5是一个使用了乘法累加器模块的设计实例。 图13-5 乘法累加器模块应用示例第13章 算术库 13.8 乘加模块乘加模块 (Multiply Add Block) 由一个或多个乘法器与一个并行加法器构成，其中所有的乘法器的输出都进入加法器中进行操作。输入数据的数据类型可以是 有符号整数、无符号整数、有符号二进制小数。表13-8是此模块的参数表。图13-6是使用乘加模块的一个示例。第13章 算术库 图13-6 使用乘加模块实例第13章 算术库 表13-

15、8 乘加模块参数说明名 称数值与选项说 明Number of Multipliers2、3、4选择馈入加法器的乘法器数量Bus TypeSigned Integer Signed Fractional Unsigned Integer选择用于总线的数据格式(类型)Inputs number of bits.151选择小数点以左的二进制数位， 包括符 号位Inputs . number of bits051选择小数点以右的二进制数位。 注意，这项选择只有在选了 “Signed Fractional”后才存在第13章 算术库 Adder ModeAdd Add, Add Sub Sub Add, Sub Sub选择加法器操作方式Output Result Bits151选择输出的位数Pipeline RegisterNo Register, Inputs Only Multiplier Only,Adder Only Inputs and Multiplier Inputs and Adder Multiplier and Adder Inputs Multiplier and Adder选择需要加入流水线结构的诸电路 单元第1